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CPLD/FPGA 博客分类

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  • FPGA设计中关键问题的研究

    2008-7-9 11:22:29

    随着FPGA(Field Programmable Gate Array)容量、功能以及可靠性的提高，其在现代数字通信系统中的应用日渐广泛。采用FPGA设计数字电路已经成为数字电路系统领域的主要…

    博客：huanan_ | 类别：CPLD/FPGA | 评论：0

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  • CPLD与ADC0804接口设计

    2008-7-8 11:08:29

    CPLD与ADC0804接口设计 这个实验做得比较郁闷，因为从上午开始一直摸不着头绪，虽然整体模块设计早早搞定。但是调试阶段可谓费尽周折，原因是没有抓住主要矛盾。…

    博客：ilove314 | 类别：CPLD/FPGA | 评论：0

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  • Virtex-5 FPGA调试的一些记录

    2008-7-8 9:39:34

    1. 在FPGA调试前，先做好把xilinx替换掉IC RTL的相关部分，并详细做好仿真，否则马上在FPGA上调试，效果效率都很糟糕2. 注意`timescale的以致，一些生成的IP往往和自己…

    博客：nanosir | 类别：CPLD/FPGA | 评论：0

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  • EPM240,EP2C5,EP2C8管脚图

    2008-7-7 22:42:02

    经常有朋友找我要 这几个器件的管脚图 ，一起整理到这里好了，更多的资料大家可以到 altera公司网站上下载EPM240 EP2C5 EP2C8

    博客：zl0801 | 类别：CPLD/FPGA | 评论：0

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  • 基于CPLD的十字路口交通灯设计

    2008-7-7 10:15:09

    基于CPLD的十字路口交通灯设计 说明：横向红灯纵向绿灯30秒；横向红灯纵向黄灯5秒；横向黄灯纵向红灯5秒；横向绿灯纵向红灯50秒（假设横向的车流量大，所以通行时…

    博客：ilove314 | 类别：CPLD/FPGA | 评论：0

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  • 基于Astro工具的ASIC时序分析

    2008-7-6 18:02:23

    基于Astro工具的ASIC时序分析 2007.03.09 作者：重庆邮电大学3G研究院 黄荣志 陈晓冬 龙灿 摘要：在目前的ASIC设计中，时钟信号的质量对同步数字电路的影响越来越大。如…

    博客：jerryzhang8023 | 类别：CPLD/FPGA | 评论：0

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  • 七段数码管（Verilog）

    2008-7-5 16:49:40

    1. 七段数码管的lookup table module SEG7_LUT ( input [3:0] iDIG, output reg [6:0] oSEG );always@(iDIG) begin case(iDIG) 4'h1: oSEG = 7'b1111001; // ---t---- 4'h2: oSEG = 7'b0100100; // | | 4'h3: oSEG = 7'b01…

    博客：2006tx_yafeng | 类别：CPLD/FPGA | 评论：1

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  • 利用ModelSim SE6.0C实现时序仿真

    2008-7-4 18:23:16

    1) 打开一个工程文件。2) 打开Settings设置栏，选择EDA Tools Settings下的Simulation栏。在右边出现的设置栏中将“Tool name”的下拉菜单选择“ModelSim(Verilog)”（如果工程用VHDL…

    博客：jerryzhang8023 | 类别：CPLD/FPGA | 评论：0

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  • Modelsim的功能仿真和时序仿真

    2008-7-4 18:08:24

    FPGA 设计流程包括设计输入，仿真，综合，生成，板级验证等很多阶段。在整个设计流程中，完成设计输入并成功进行编译仅能说明设计符合一定的语法规范，并不能说明…

    博客：jerryzhang8023 | 类别：CPLD/FPGA | 评论：0

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  • Modelsim 的验证实例

    2008-7-4 18:07:07

    实例1：利用Modelsim 对Xinlinx 公司Virtex-II 产品DCM 模块进行仿真。 如图1 所示。 图1 基于Virtex-II 系列DCM 的模块设计图 Sl_Clk_i 为100MHz 的输入时钟，Sl_Rst_i 为复位控制信…

    博客：jerryzhang8023 | 类别：CPLD/FPGA | 评论：0

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