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CPLD/FPGA 博客分类

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  • 基于FPGA的时序及同步设计 2008-4-30 17:07:36

    FPGA/CPLD重要设计思想及工程应用时序及同步设计篇 这是昨晚的课程，主要讲时钟同步，课上做了一个实验仿真的对比。（08.4.24）概述数字电路中,时钟是整个电路最重…

    博客：ilove314 | 类别：CPLD/FPGA | 评论：0

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  • Verilog HDL 中时间尺度 2008-5-9 20:34:54

    `timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度注意：用于说明仿真时间…

    博客：likee | 类别：CPLD/FPGA | 评论：0

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  • 国外VHDL& Verilog IP Resource 下载网站列表 2008-5-4 0:26:05

    http://www.opencores.org/ Open Cores Repository. The Open Cores web site seems to be the central repository for a wide variety of computer peripheral designs and is definitely worth checking out. The Open Cores site h…

    博客：likee | 类别：CPLD/FPGA | 评论：0

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  • 扩展汉明码的verilog hdl 实现 2008-4-24 13:59:16

    源代码：module mhammingd16(hamin,dataout,ce,de,inter); input [21:0] hamin; output [15:0]dataout; output ce; output de; output inter; reg ce; reg de; reg inter; reg [5:0] syndrome; reg [15:0]dataout; always@(hamin…

    博客：shaobing866 | 类别：CPLD/FPGA | 评论：0

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  • Xilinx与Altera FPGA比较系列之杂项 2008-4-22 21:59:49

    最近遇到一个时钟选择的问题，即有两个输入时钟和一个控制信号，根据控制信号输出一个时钟。如何使得输出的时钟没有毛刺？ 在Xilinx的FPGA中，可以使用BUFGMUX来…

    博客：wilzhang | 类别：CPLD/FPGA | 评论：1

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  • 做完又一个FPGA项目后的感言 2008-5-4 9:24:08

    做了5年的FPGA了。手中经历的项目也不在少数。就在此刻又一个FPGA项目宣告结题，好多感受趁着现在还新鲜着，写出来和大家一起分享。不对之处，希望得到大家的指…

    博客：twzh | 类别：CPLD/FPGA | 评论：0

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  • 干ASIC验证好，还是干ASIC设计好？ 2008-4-29 10:12:50

    干ASIC验证好，还是干ASIC设计好？很多人都在考虑这个问题。 当然，在当下国内ASIC设计环境下，有时候你不必要考虑这个问题，因为绝大部分“小公司”不会把验证和设…

    博客：NickQ | 类别：CPLD/FPGA | 评论：0

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  • 等精度数字频率计 2008-4-25 16:02:20

    最近在做课程设计,题目是等精度的数字频率计,我们队用FPGA和51单片机结合的1602液晶显示的方法,终于实现了,等精度就是等精度,误差比纯单片机实现的频率计好太多了,…

    博客：cmosled | 类别：CPLD/FPGA | 评论：2

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  • 基于FPGA的FSK调制 2008-5-12 13:56:27

    基于FPGA的FSK调制： 至于FSK调制原理就不多说了，这里做的一个实验是二进制频移键控。发送一组码元，通过响应的键控电路监测是发1还是发0然后选择频率控制正余…

    博客：ilove314 | 类别：CPLD/FPGA | 评论：0

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