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发表于 2009/8/24 22:53:19

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NTC热敏电阻原理分析

NTC负温度系数热敏电阻


NTC热敏电阻是指具有负温度系数的热敏电阻。是使用单一高纯度材料、具有 接近理论密度结构的高性能陶瓷。因此,在实现小型化的同时,还具有电阻值、 温度特性波动小、对各种温度变化响应快的特点,可进行高灵敏度、高精度的 检测。本公司提供各种形状、特性的小型、高可靠性产品,可满足广大客户的 应用需求。

NTC负温度系数热敏电阻工作原理


NTC是Negative Temperature Coefficient 的缩写,意思是负的温度系数,泛指负温度系数很大的半导体材料或元器件,所谓NTC热敏电阻器就是负温度系数热敏电阻器。它是以锰、钴、镍和铜等金属氧化物为主要材料,采用陶瓷工艺制造而成的。这些金属氧化物材料都具有半导体性质,因为在导电方式上完全类似锗、硅等半导体材料。温度低时,这些氧化物材料的载流子(电子和孔穴)数目少,所以其电阻值较高;随着温度的升高,载流子数目增加,所以电阻值降低。NTC热敏电阻器在室温下的变化范围在10O~1000000欧姆,温度系数-2%~-6.5%。NTC热敏电阻器可广泛应用于温度测量、温度补偿、抑制浪涌电流等场合。


NTC负温度系数热敏电阻专业术语

零功率电阻值 RT(Ω)

RT指在规定温度 T 时,采用引起电阻值变化相对于总的测量误差来说可以忽略不计的测量功率测得的电阻值。

电阻值和温度变化的关系式为:

RT = RN expB(1/T – 1/TN)

RT :在温度 T ( K )时的 NTC 热敏电阻阻值。
RN :在额定温度 TN ( K )时的 NTC 热敏电阻阻值。
T :规定温度( K )。
B : NTC 热敏电阻的材料常数,又叫热敏指数。
exp :以自然数 e 为底的指数( e = 2.71828 …)。

该关系式是经验公式,只在额定温度 TN 或额定电阻阻值 RN 的有限范围内才具有一定的精确度,因为材料常数 B 本身也是温度 T 的函数。

额定零功率电阻值 R25 (Ω)

根据国标规定,额定零功率电阻值是 NTC 热敏电阻在基准温度 25 ℃ 时测得的电阻值 R25,这个电阻值就是 NTC 热敏电阻的标称电阻值。通常所说 NTC 热敏电阻多少阻值,亦指该值。

材料常数(热敏指数) B 值( K )

B 值被定义为:

RT1 :温度 T1 ( K )时的零功率电阻值。
RT2 :温度 T2 ( K )时的零功率电阻值。
T1, T2 :两个被指定的温度( K )。

对于常用的 NTC 热敏电阻, B 值范围一般在 2000K ~ 6000K 之间。

零功率电阻温度系数(αT )

在规定温度下, NTC 热敏电阻零动功率电阻值的相对变化与引起该变化的温度变化值之比值。

αT :温度 T ( K )时的零功率电阻温度系数。
RT :温度 T ( K )时的零功率电阻值。
T :温度( T )。
B :材料常数。

耗散系数(δ)

在规定环境温度下, NTC 热敏电阻耗散系数是电阻中耗散的功率变化与电阻体相应的温度变化之比值。

 δ: NTC 热敏电阻耗散系数,( mW/ K )。
△ P : NTC 热敏电阻消耗的功率( mW )。
△ T : NTC 热敏电阻消耗功率△ P 时,电阻体相应的温度变化( K )。

热时间常数(τ)

在零功率条件下,当温度突变时,热敏电阻的温度变化了始未两个温度差的 63.2% 时所需的时间,热时间常数与 NTC 热敏电阻的热容量成正比,与其耗散系数成反比。

τ:热时间常数( S )。
C: NTC 热敏电阻的热容量。
δ: NTC 热敏电阻的耗散系数。

额定功率Pn

在规定的技术条件下,热敏电阻器长期连续工作所允许消耗的功率。在此功率下,电阻体自身温度不超过其最高工作温度。

最高工作温度Tmax

在规定的技术条件下,热敏电阻器能长期连续工作所允许的最高温度。即:

T0-环境温度。

测量功率Pm

热敏电阻在规定的环境温度下, 阻体受测量电流加热引起的阻值变化相对于总的测量误差来说可以忽略不计时所消耗的功率。
一般要求阻值变化大于0.1%,则这时的测量功率Pm为: 

电阻温度特性

NTC热敏电阻的温度特性可用下式近似表示:

式中:
RT:温度T时零功率电阻值。
A:与热敏电阻器材料物理特性及几何尺寸有关的系数。 
B:B值。
T:温度(k)。
更精确的表达式为:

式中:RT:热敏电阻器在温度T时的零功率电阻值。
   T:为绝对温度值,K;
   A、B、C、D:为特定的常数。


热敏电阻的基本特性

电阻-温度特性

热敏电阻的电阻-温度特性可近似地用式1表示。

(式1) R="R"o exp {B(I/T-I/To)}

R : 温度T(K)时的电阻值
Ro : 温度T0(K)时的电阻值
B : B 值
*T(K)= t(oC)+273.15


但实际上,热敏电阻的B值并非是恒定的,其变化大小因材料构成而异,最大甚至可达5K/°C。因此在较大的温度范围内应用式1时,将与实测值之间存在一定误差。

此处,若将式1中的B值用式2所示的作为温度的函数计算时,则可降低与实测值之间的误差,可认为近似相等。

(式2) BT=CT2+DT+E

上式中,C、D、E为常数。
另外,因生产条件不同造成的B值的波动会引起常数E发生变化,但常数C、D 不变。因此,在探讨B值的波动量时,只需考虑常数E即可。


?  常数C、D、E的计算
常数C、D、E可由4点的(温度、电阻值)数据 (T0, R0). (T1, R1). (T2, R2) and (T3, R3),通过式3~6计算。
首先由式样3根据T0和T1,T2,T3的电阻值求出B1,B2,B3,然后代入以下各式样。




?  电阻值计算例

试根据电阻-温度特性表,求25°C时的电阻值为5(kΩ),B值偏差为50(K)的热敏电阻在10°C~30°C的电阻值。

?  步 骤

(1) 根据电阻-温度特性表,求常数C、D、E。

To=25+273.15   T1=10+273.15   T2=20+273.15   T3=30+273.15

(2) 代入BT=CT2+DT+E+50,求BT

(3) 将数值代入R=5exp {(BTI/T-I/298.15)},求R。
*T : 10+273.15~30+273.15



?  电阻-温度特性图如图1所示

电阻温度系数

所谓电阻温度系数(α),是指在任意温度下温度变化1°C(K)时的零负载电阻变化率。电阻温度系数(α)与B值的关系,可将式1微分得到。



这里α前的负号(-),表示当温度上升时零负载电阻降低。

散热系数 (JIS-C2570)

散热系数(δ)是指在热平衡状态下,热敏电阻元件通过自身发热使其温度上升1°C时所需的功率。
在热平衡状态下,热敏电阻的温度T1、环境温度T2及消耗功率P之间关系如下式所示。



产品目录记载值为下列测定条件下的典型值。

    (1) 25°C静止空气中。
    (2) 轴向引脚、经向引脚型在出厂状态下测定。

额定功率(JIS-C2570)

在额定环境温度下,可连续负载运行的功率最大值。
产品目录记载值是以25°C为额定环境温度、由下式计算出的值。

(式) 额定功率=散热系数×(最高使用温度-25)

最大运行功率

最大运行功率=t×散热系数 … (3.3)
这是使用热敏电阻进行温度检测或温度补偿时,自身发热产生的温度上升容许值所对应功率。(JIS中未定义。)容许温度上升t°C时,最大运行功率可由下式计算。

应环境温度变化的热响应时间常数(JIS-C2570)

指在零负载状态下,当热敏电阻的环境温度发生急剧变化时,热敏电阻元件产生最初温度与最终温度两者温度差的63.2%的温度变化所需的时间。

热敏电阻的环境温度从T1变为T2时,经过时间t与热敏电阻的温度T之间存在以下关系。

T= (T1-T2)exp(-t/τ)+T2......(3.1)
(T2-T1){1-exp(-t/τ)}+T1.....(3.2)
常数τ称热响应时间常数。
上式中,若令t=τ时,则(T-T1)/(T2-T1)=0.632。

换言之,如上面的定义所述,热敏电阻产生初始温度差63.2%的温度变化所需的时间即为热响应时间常数。

经过时间与热敏电阻温度变化率的关系如下表所示。




产品目录记录值为下列测定条件下的典型值。
    (1) 静止空气中环境温度从50°C至25°C变化时,热敏电阻的温度变化至34.2°C所需时间。
    (2) 轴向引脚、径向引脚型在出厂状态下测定。

另外应注意,散热系数、热响应时间常数随环境温度、组装条件而变化。


NTC负温度系数热敏电阻R-T特性 
 

   
B 值相同, 阻值不同的 R-T 特性曲线示意图 

 

相同阻值,不同B值的NTC热敏电阻R-T特性曲线示意图

 


度测量、控制用NTC热敏电阻器

外形结构

环氧封装系列NTC热敏电阻

玻璃封装系列NTC热敏电阻

应用电路原理图

温度测量(惠斯登电桥电路)

温度控制

应用设计

  • 电子温度计、电子万年历、电子钟温度显示、电子礼品;
  • 冷暖设备、加热恒温电器;
  • 汽车电子温度测控电路;
  • 温度传感器、温度仪表;
  • 医疗电子设备、电子盥洗设备;
  • 手机电池及充电电器。

温度补偿用NTC热敏电阻器

产品概述

许多半导体和ICs有温度系数而且要求温度补偿,以在较大的温度范围中达到稳定性能的作用,由于NTC热敏电阻器有较高的温度系数,所以广泛应用于温度补偿。

主要参数

额定零功率电阻值R25 (Ω)
R25允许偏差(%)
B值(25/50 ℃)/(K)
时间常数 ≤30S
耗散系数 ≥6mW/ ℃
测量功率 ≤0.1mW
额定功率 ≤0.5W
使用温度范围 -55 ℃ ~+125 ℃

降功耗曲线:


应用原理及实例


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发表于 2009/4/19 19:20:35

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什么是谐波失真?

 

   谐波失真(THD)指原有频率的各种倍频的有害干扰。放大1kHZ的频率信号时会产生2kHZ的2次谐波和3kHZ及许多更高次的谐波,理论上此数值越小,失真度越低。
  由于放大器不够理想,输出的信号除了包含放大了的输入成分之外,还新添了一些原信号的2倍、3倍、4倍……甚至更高倍的频率成分(谐波),致使输出波形走样。这种因谐波引起的失真叫做谐波失真。
总谐波失真指音频信号源通过功率放大器时,由于非线性元件所引起的输出信号比输入信号多出的额外谐波成分。谐波失真是由于系统不是完全线性造成的,我们用新增加总谐波成份的均方根与原来信号有效值的百分比来表示。例如,一个放大器在输出10V的1000Hz时又加上Lv的2000Hz,这时就有10%的二次谐波失真。所有附加谐波电平之和称为总谐波失真。一般说来,1000Hz频率处的总谐波失真最小,因此不少产品均以该频率的失真作为它的指标。但总谐波失真与频率有关,因此美国联邦贸易委员会于1974年规定,总谐波失真必须在20~20000Hz的全音频范围内测出,而且放大器的最大功率必须在负载为8欧扬声器、总谐波失真小于1%条件下测定。国际电工委员会规定的总谐波失真的最低要求为:前级放大器为0.5%,合并放大器小于等于0.7%,但实际上都可做到0.1%以下:FM立体声调谐器小于等于1.5%,实际上可做到0.5%以下;激光唱机更可做到0.01%以下。
  由于测量失真度的现行方法是单一的正弦波,不能反映出放大器的全貌。实际的音乐信号是各种速率不同的复合波,其中包括速率转换、瞬态响应等动态指标。故高质量的放大器有时还注明互调失真、瞬态失真、瞬态互调失真等参数。
  (l)互调失真(IMD):将互调失真仪输出的125Hz与lkHz的简谐信号合成波,按4:1的幅值输入到被测量的放大器中,从额定负载上测出互调失真系数。
  (2)瞬态失真(TIM):将方波信号输入到放大器后,其输出波形包络的保持能力来表达。如放大器的转换速率不够,则方波信号即会产生变形,而产生瞬态失真。主要反映在快速的音乐突变信号中,如打击乐器、钢琴、木琴等,如瞬态失真大,则清脆的乐音将变得含混不清。
  (3)瞬态互调失真:将3.15kHz的方波信号与15kHz的正弦波信号按峰值振幅比4:1混合,经放大器后,新增加全部互调失真的产物有效值与原来正弦振幅的百分比。如放大器采用深度大回环负反馈,瞬态互调失真一般较大,具体反映出声音呆滞、生硬、无临场感;反之,则声音圆滑、细腻、自然。
早在三十年代,F.H.Brittain的扬声器评价十一项测试项目中就有谐波失真,五十年代L.L.Brenek提出的扬声器最重要的特性八项中有它,而今各电声测试系统。从几十万人民币的B&K系统到几千元人民币的国产测试系统都把它做为重要的测量对象。可见谐波失真对电声界一直是个非常重要的参数。
  谐波失真:当把基频为f的正弦信号输入扬声器时,扬声器输出除f以外,由扬声器的非线性失真而产生了,同f成整数倍的各次谐波成分:2f.3f……nf,我们称之为谐波失真。谐波失真分为三类,而我们常用到的为THD(TOTALHARMONICDISTORTION)总谐波失真和几次谐波失真(HARMONICDISTORTION)及特性总谐波失真(在实际测量中还会细分为偶次谐波失真,奇次谐波失真和SUB-HARMONICS),它们分别的特性规定为:由失真产生的总谐波声压有效值与总输出声压有效值Pt之比;由失真产生的第几次谐波声压有效值与总输出声压有效值Pt之比;由失真产生的总谐波声压的有效值与平均特性声压Pm之比。在失真的分类中把它划归扬声器的非线性失真。
  对待谐波失真我们可以用法国著名哲学大师的萨特的存在主义来看待它!谐波失真客观存在!现我们以锥型扬声器为例:在扬声器低频时或在大振幅运动时扬声器的折环及弹波(定心支片)组成的支撑系统不再符合线性的胡克定律(或称为虎克定律)如在对扬声器进行纯音检听时折环边产生的“啪啪”声,俗称“打边”这是非线性的一个极端表现;在让布边折环的扬声器做大振幅(fo附近,并非所有的扬声器振动的最大振幅都在fo处)的运动时,我们可以很明显的看到布边的扭曲变形。在布边折环上常会“打”上阻尼胶,阻尼胶又分“油性”和“水性”,在PA喇叭上多用的是“油性”,但在高档的厂品上我们常可看在橡胶折环上“打”有透明发亮的水性阻尼胶,一般“打”胶不超过折环的1/2,但这种打胶方式和胶量很难控制;在橡胶折环(现大多用NBR?nitrile-butadienerubber丁腈橡胶)改善上,常对折环的形状处理,但在这个方面的处理方法,国内做的不够,国内在对喇叭单体设计时常重视折环的质量和顺性而忽略折环的另一个量及橡胶的阻尼,虽然在分析锥型扬声器时多用集中参数系统来分析,那是特指在低频时,但是我们是否都把锥型扬声器做超低音和低音呢?此时谐波失真与西勒-斯莫尔参数(Thille-SmallDepartments)中的Qm(力学品质因数)有着很微妙的联系。
  华司(上导极板)与T铁的铁拄间的磁感应密度沿轴向(音圈振动方向)的不均匀性,是产生谐波失真的另一原因。现在国内普遍运用的方法的用对称磁路来改善它(如图所示),在低.音单元上,知其然者乘少,未曾看到几许,细想其原因都是“金钱惹的祸”!丹麦的PELESS是的单体内侧加一个铝环来改善它!(如图所示)当然这种做法最易令人发现的做法。
  从频率用是BL(磁力系数)的增加。的角度来看,中高频的谐波失真,与低频时的谐波失真是由两类不同的量起决定性作用的,在锥型扬声器中谐波失真客观存在,你只能改善,不能消除。要解决锥型扬声器的谐波失真,除非采用另类的发声原理,但这对整个行业来说是任重而道远,失真就跟测量误差一样,看人家外国厂品的广告“HALCRO------世界上失真最低的放大器”,但在国内看到某日本品牌中国公司的厂品广告上:“彻底解决音箱互调失真!”我倒,我笑,这是对国人的误导和愚弄,更显现出该公司的不负责任和无知!
  谐波失真客观存在“有理”。客观测试的结果与主观感觉往环一致,从人耳的听觉机理分析人耳只能区分最初的六个~七个谐音(谐波),对六次以上的谐音很难在感觉上将它们彼此分开,因为到六阶以后的谐音,相邻的两个谐音落在人耳的基底膜上的两个对应区域已相互靠近,并覆盖在一个临界带以内,很难在感觉上将它们彼此分开。但高次谐波对音质的影响不可忽视,通过实验发现异常噪音,来自高次谐波。根据谐波失真的“阶次”,可以分为“软失真”和“硬失真”。但对扬声器来说“偶次”谐波失真和“奇次”谐波失真对音质的改善,更具有指导意义,特别是听感上。胆机在听感上大受发烧友的欢迎就它的“功劳”。从音乐声学看,乐器的基频相对于各次谐音听起来并非都是谐和的,如在乐音中谐和的谐音成分愈多,则音色丰富,纯净好听,不谐和的谐音多,则音乐色粗粝,刺耳难听,七阶以上的奇次谐波会使声音变得粗粝变得粗粝刺耳。
  HALCRO------世界上失真最低的放大器
  扬声器在中交频段的失真.主要是磁路(铁心)的非线性所致,为了消除铁心所引起的非线性失真,目前常采用一种叫做“线性磁路”的结构,这种磁路结构的特点,是在铁心的顶部中失做成凹陷的形状,使其和导磁板相对的部分由于铁心截面积的减小而接近磁饱和状态,此时,音圈就相当于一个空心线圈,从而避免了铁心影响,减小非线性失真。
  音圈的作大长冲程运动时。音圈上的音圈线跳出了气隙半磁场的均匀区,以致机电转换系数BT不能保持恒定电动力效应F=BTI的线性关系受到破坏,从而造成非线性失真。
  改善由于这种原因所引起的失真,一般采用两种方法:一是采用短音圈,二是采用长音圈.所谓短音圈,即音圈的长度做得比导磁板的厚度小,如图所了使音圈在振动过程中不致于跳出磁场的均匀区,从而避免了非线性失真。这种方式造成成本提交,不常用,所谓长音圈,则指的是音圈的长度,做得比华司厚度长,使音圈在振动过程中与所有的磁通相耦合,(包括均匀区和非均匀区)从而使平均磁感应密度B总体上保持恒定,以避免非线性失真,但这种方法必定造成扬声器在相同直流阻下,必定要使更粗的音圈线灵敏度下降,因你使音圈的转幅增大,音圈的质量振大,BT,你的磁间隙,因音圈线的变粗而变大,B变小,而B2T2MD。

  总谐波失真,英文全称Total Harmonic Distortion,简称THD。在解释总谐波失真之前,我们先来了解一下何为谐波失真。

    谐波失真是指音箱在工作过程中,由于会产生谐振现象而导致音箱重放声音时出现失真。尽管音箱中只有基频信号才是声音的原始信号,但由于不可避免地会出现谐振现象(在原始声波的基础上生成二次、三次甚至多次谐波),这样在声音信号中不再只有基频信号,而是还包括由谐波及其倍频成分,这些倍频信号将导致音箱放音时产生失真。对于普通音箱允许一定谐波信号成分存在,但必须是以对声音基频信号输出不产生大的影响为前提条件。 

    而总谐波失真是指用信号源输入时,输出信号(谐波及其倍频成分)比输入信号多出的额外谐波成分,通常用百分数来表示。一般说来,1000Hz频率处的总谐波失真最小,因此不少产品均以该频率的失真作为它的指标。所以测试总谐波失真时,是发出1000Hz的声音来检测,这一个值越小越好。

    注:一些产品说明书的总谐波失真表示为THD<0.5%,1W,这样看来总谐波失真较小,但只是在输出功率为1W的总谐波失真,这与标准要求的测量条件下得到的总谐波失真是不同的。因此,评价MP3的总谐波失真指标时应注明是在什么条件下测得的。

 

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发表于 2008/5/28 12:23:09

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商用及工业用设备的电压跌落测试-2

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发表于 2008/5/27 23:17:59

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商用及工业用设备的电压跌落测试-1

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发表于 2008/5/27 22:45:00

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配电系统电压跌落幅值估算分析

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发表于 2008/5/27 13:06:41

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10Gbps网络背板设计

工程师们必须采取适当的技术设计技巧,使其在数据速率接近10Gbps时,仍能达到可接受的误码率。而OEM厂商同时也面对该为现有的背板上采用何种强化技术,本文将有进一步的说明。

随着对带宽需求持续成长,大量投资在交叉式升级(forklift upgrade)上并非最好的解决方法,IT经理们必需在现有
设备上挖掘出更好的效能与更长的产品寿命。这让系统设计人员别无选择,只能寻找新方法来利用已经投资在背板(backplane)技术上的每一分钱。

表面上看起来,最简单的解决方法似乎是藉由减少每次数据带宽需求增加的单位间隔时间来延长现有铜背板的寿命。但不幸的是,更高速率的系统所衍生出的损耗、反射、串扰与偏斜等问题,将为试图提升其上一代系统
性能的OEM厂商们带来更多不同于以往的重大挑战。

为解决当前的背板困境,我们必须先解决信号完整性问题,信号完整性问题会在数据速率达3Gbps到10Gbps的范围内造成像表层效应、电介值损耗、反射、串扰、符号间干扰(Inter-Symbol Interference简称ISI),以及内部对偏斜(intra-pair skew)等严重问题(参考附件)。将现有的I/O速度提高两级,或是利用通用的铜缆线均衡器,都无法有效解决上述问题,因为这些技术主要是针对克服低速背板上常见的讯息信道损耗所设计的。

现今的工程师们必须采取一些适当的技术与设计技巧,使其在数据速率接近10Gbps时,仍能达到可接受的误码率(Bit Error Rates, BER)。其中,最有效的应该是称为脉冲振幅调变(Pulse Amplitude Modulation, PAM)的多准位信号技术,以及我们熟知的判断反馈均衡器(Decision Feedback Equalization,DFE)自适应均衡技术。

OEM厂商所面对的另一个问题,是要确定该在为其现有的背板上采用何种强化技术。是要制作一种客制化的ASIC(特殊
应用集成电路),或是用现成的ASSP(特殊应用标准产品)就能满足设计呢?答案将取决于相关的经济规模以及系统的特性和规格。

讯息信道损害(Channel Impairments)

背板是由许多不同组件组成的复杂环境,目前已经对超过5Gbps以上的信号速率产生了重大挑战。如图1所示,其信号路径包含了超过11种的不同组件,每一颗组件均各自拥有其阻抗变化。此外,在信号路径中还有超过10个的过孔,每一个过孔都同时具有贯穿(through)与残段(stub)成份,这导致了额外的电位阻抗不连续性与谐振极点。其结果是此环境中的讯息信道
传输函数的变化会非常显著。当奈奎斯特(Nyquist)频率低于2GHz时,尽管讯息信道存在着一些差异,但过孔与阻抗不连续性(反射)的现象却不是很明显。在2GHz以上时,根据信号层(以及过孔的贯穿/残段比率)、走线长度,以及电介值材料的不同,各讯息信道将呈现出很大的差异。要在这种讯息信道特性变化极大的环境中实现高速数据速率,对高速串行连接而言是非常大的挑战。

一个标准的背板系统

一个标准的背板系统


图1:一个标准的背板系统

其中的每一个主动与背动组件都提出了不同的信号挑战。此外,还必须考虑到制造时的变化。

在高频背板中,两种更具破坏性的讯息信道损害是符号间干扰(ISI)与反射。它们都各自有其来源及效应,然而,自适应均衡技术的创新应用将同时克服这两种不良效应。

符号间干扰(Inter-symbol interference)

讯息信道的其中一种显著效应就是会在邻近符号间引发ISI的单位元响应‘扩展’ 。当在频域中考虑ISI时,背板讯息信道的表现就像一个低通滤波器,此处的高频组件会呈现衰减,而低频信号则不受影响。(见图2)

转换函数

转换函数


图2

(a) – 背板S21曲线;其表现就像一个低通滤波器。

(b) – 反向频率均衡器S21曲线;其表现就像一个高通滤波器;

(c) – 整合的S21曲线;转换函数拥有平坦性及理想的频率范围。

透过分析讯息信道的单位元响应,我们可以在时域中观察ISI。图3展示了在简单的101数据模式中从有损号的讯息信道至接收器的传输所出现的ISI 破坏性效应。错误的结果是由来自蓝波形的‘前体(pre-cursor)’ISI,加上来算绿波形的‘后体(post-cursor)’ISI所归纳出的,其总和会产生一个明显高于0/1电压阀值的‘0’位电压。

简单的101数据模式

简单的101数据模式


图3
在输入到讯息信道(黑色),以及输出到讯息信道(红色)时,一个无均衡的简单101数据模式。

其输出情况是分别会输出到两个分离的单位元响应(绿色、蓝色),显示出ISI是如何感应到错误的发生。

消除I SI的最常用方法是反向频率均衡。在背板链接环境中,主要的挑战是如何在极高性能与极低的面积和功率开销条件下进行有效的均衡。传送均衡(通常称为预强调 (pre-emphasis)或解强调(de-emphasis))是一种简单的方法,通常能有效地消除由发散所引起的ISI。在传送均衡中,低频会对应奈奎斯特频率信号逐步衰减,因此能让整个系统的响应变得平坦,并消除ISI(见图2与图4)。

在此必须注意,在均衡情况中,输出摆动并没有增加,为了获得公平的比较,系统会维持其恒定的峰值功率约束。尽管单位元的高度较低,但透过传送均衡来消除ISI仍能有效地提升讯息噪音比(SNR)。

无均衡的单位元响应

无均衡的单位元响应


图4

无均衡的单位元响应以及一个带有5接头均衡传送器展示了透过传送均衡减少ISI。每一点都代表符号样品。

反射

事实上,要强化所有的高速背板性能,都必须先克服确实存在的反射增加情况。由阻抗失配所引发的反射出现的原因很多。为了解反射出现的原因,我们必须彻底分析背板上的所有组成部份。如图1所示,被贴装在封装中的芯片必须焊接在插入背板的线路卡上。讯息信道是从一个裸晶到另一个裸晶的完整路径。信号必须通过大量的走线才能从源头抵达终点。由表层效应与电介值损耗所产生的线路衰减将分布在很长的水平走在线。

然而,最麻烦的问题还不是由长水平走线所引起,而是来自于连接系统中所有组件的短垂直走线所产生。这些垂直走线,即我们熟知的过孔,会从芯片的封装连接到线路卡,并从线路卡连接到连接器与背板。过孔必须遵循由PCB与连接器产业所设定的严格尺寸与间隔要求,这些要求会造成约束,有时会直接与良好的电气效能产生冲突。连接器本身经常会出现内部阻抗不连续,另外,在与实际系统中的线路卡及背板整合时,也会出现阻抗不连续的情况。时域反射(TDR)分析可展示这些阻抗不连续。(见图5)

时域反射

时域反射


图5

反射减少,信号振幅达到接收器要求的水平,并在讯息信道传输函数中引发谐振磁倾。反射强度与阻抗失配成正比。

判断反馈均衡器(DFE)

判断反馈接收均衡(DFE)在处理损耗与发散ISI时非常有效,该方法同时能有效地帮助减少与配置相关的反射。该技术同时运用了传送及接收均衡器,以让有范围限制的DFE拥有足够的范围 (见图6,参考文献[1]亦有详细描述)。由于发散与背板的多种功能属性有很大关联,因此传送均衡器的灵活性无论在接头数量或是接头设定方面都相当令人满意。同样地,由于接收均衡器的主要作用是减少反射,因此接头分配及加权的灵活性对于处理不同高性能背板配置中变化的反射是非常重要的。

均衡结构整合

均衡结构整合


图6

(a) - 均衡结构整合Tx+Rx,以实现DFE;(b) – 均衡接头范围覆对讯息信道的单位元响应。

任何均衡架构的主要挑战之一,就是设定接头加权或均衡系数。在真实的讯息通到讯息信道变化的标准背板环境中,没有一组简单的系数设定能适用于所有讯息信道的工作。

透过使用自适应技术,我们可以同时为每一种均衡系数确定最佳方案。两种基本的自适应方法分别是‘设定并忘掉’,以及‘连续’。在‘设定并忘掉’方法中,自适应回路会在通电时执行,以建立均衡系数的设定,在自适应回路关断后,链路会以固定系数执行。

在‘连续’方法中,系数会在实时数据传输时连续地进行调整。温度与湿度变化是背板设计中必须进行连续自适应调整的最常见效应。它们会依序改变讯息信道传输函数。为了调和连续的自适应方法,工程师必须更关注均衡设计,以保证均衡系数的实时变化不会在count rollover期间产生输出故障。

最先进的背板技术在一个区域与功率效应方式中展现了实现自适应均衡的能力。Rambus公司的Raser X 10Gbps核心利用了内含‘强制归零(zero-forcing)’方法的连续自适应技术。Raser X核心同时提供了‘设定并忘掉’与‘连续’的自适应方法,两种方法均可由设计人员完全控制。另外,这种自适应方法的比率是可调整的,而且在系统的讯息信道特性变中,它能被调整为任何我们所预期的比率。

多准位信号

当在背板上执行更快速的频率时,一种处理损耗增加的方法是简单地使用电压来增加数据速率(即多准位信号),而非以时间的方法。在传统的二进制信号中,在每一个符号时间内仅能传送或接收单一位。但采用像脉冲振幅调变(PAM)这类的多准位信号方法,则能在每一段符号时间内传送多个位,如此一来,符号在较低的奈奎斯特频率上执行时,也能达到相同的数据速率。一种被称为 4-PAM的技术即是采用了4个级来对每个符号的2个位进行编码,如图7所示。

发出两个位信号的两种方法

(a) – 实时二进制信号发送;(b) – 以电压和多准位信号方法发送信号(4-PAM),XY刻度均是相同的。
 

发出两个位信号的两种方法

  图7:发出两个位信号的两种方法

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发表于 2008/5/27 12:56:43

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信号反射的原理/终端匹配电阻

来源:电子技术应用 作者:王 勇 李德华 薛 雷 钱铮铁 何 伟

     摘要:结合高速DSP图像处理系统讨论了高速数字电路中的信号完整性问题,分析了系统中信号反射、串扰、地弹等现象破坏信号完整性的原因,通过先进IS工具的辅助设计,找出了确保系统信号完整性的具体方法。

    关键词:高速电路设计 信号完整性 DSP系统

深亚微米工艺在IC设计中的使用使得芯片的集成规模更大、体积越来越小、引脚数越来越多;由于近年来IC工艺的发展,使得其速度越来越高。从而,使得信号完整性问题引起电子设计者广泛关注。

在视频处理系统中,多维并行输入输出信号的频率一般都在百兆赫兹以上,而且对时序的要求也非常严格。本文以DSP图像处理系统为背景,对信号完整性进行准确的理论分析,对信号完整性涉及的典型问题[1]——不确定状态、传输线效应、反射、串扰、地弹等进行深入研究,并且从实际系统入手,利用IS仿真软件寻找有效的途径,解决系统的信号完整性问题。
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1 系统简介

为了提高算法效率,实时处理图像信息,本图像处理系统是基于DSP+FPGA结构设计的。系统由SAA7111A视频解码器、TI公司的TMS320C6701 DSP、Altera公司的EPlK50QC208 FPGA、PCI9054 PCI接口控制器以及SBRAM、SDRAM、FIFO、FLASH等构成。FPGA是整个系统的时序控制中心和数据交换的桥梁,而且能够对图像数据实现快速底层处理。DSP是整个系统实时处理高级算法的核心器件。系统结构框图如图1所示。

在整个系统中,PCB电路板的面积仅为15cm×l5cm,系统时钟频率高达167MHz,时钟沿时间为0.6ns。由于系统具有快斜率瞬变和极高的工作频率以及很大的电路密度,使得如何处理高速信号问题成为一个制约设计成功的关键因素。

2 系统中信号完整性问题及解决方案

2.1 信号完整性问题产生机理

信号的完整性是指信号通过物理电路传输后,信号接收端看到的波形与信号发送端发送的波形在容许的误差范围内保持一致,并且空间邻近的传输信号间的相互影响也在容许的范围之内。因此,信号完整性分析的主要目标是保证高速数字信号可靠的传输。实际信号总是存在电压的波动,如图2所示。在A、B两点由于过冲和振铃[2]的存在使信号振幅落入阴影部分的不确定区,可能会导致错误的逻辑电平发生。总线信号传输的情况更加复杂,任何一个信号发生相位上的超前或滞后都可能使总线上数据出错,如图3所示。图中,CLK为时钟信号,D0、D1、D2、D3是数据总线上的信号,系统允许信号最大的建立时间[1]为△t。在正常情况下,D0、D1、D2、D3信号建立时间△t1<△t,在△t时刻之后数据总线的数据已稳定,系统可以从总线上采样到正确的数据,如图3(a)所示。相反,当信号D1、D2、D3受过冲和振铃等信号完整问题干扰时,总线信号就发生了相位偏移和失真现象,使D0、D1、D2、D3信号建立时间△t2>△t,系统在△t时刻将从总线上得到错误数据信息,产生错误的控制信号,扰乱了正常工作,使信号完整性问题更加复杂,如图3(b)所示。

2.2 信号的反射

信号的反射就是指在传输线端点上有回波。当传输线上的阻抗不连续时,就会导致信号反射的发生。在这里,以图4所示的理想传输线模型来分析与信号反射有关的重要参数。图中,理想传输线L被内阻为Ro的数字信号驱动源Vs驱动,传输线的特性阻抗为Zo,负载阻抗为RL。在临界阻抗情况下,Ro=Zo=RL,传输线的阻抗是连续的,不会发生任何反射。在实际系统中由于临界阻尼情况很难满足,所以最可靠的适用方式是轻微的过阻尼,因为这种情况没有能量反射回源端。
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    负载端阻抗与传输线阻抗不匹配会在负载端(B点)反射一部分信号回源端(A点),反射电压信号的幅值由负载反射系数几决定,可由下式求出:

PL=(RL-Z0)/(RL+Z0)    (1)

式中,PL称为负载电压反射系数,它实际上是反射电压与入射电压之比。由式(1)可知—1≤PL≤+1,当RL=Zo时,PL=0,不会发生反射。可见,只要根据传输线的特性阻抗进行终端匹配,就能消除反射。从原理上说,反射波的幅度可以大到入射电压的幅度,极性可正可负。当RLZo时,PL>0,处于欠阻尼状态,反射波极性为正。当从负载端反射回的电压到达源端时,又将再次反射回负载端,形成二次反射波,此时反射电压的幅值由源反射系数PS决定,可由下式求出:

Ps=(R0-Zo)/(R0+Z0)    (2)

在高速数字系统中,传输线的长度符合下式时应使用端接技术:

L>tr/(2tpdl)    (3)

式中,L为传输线线长,tr为源端信号的上升时间,tpdL为传输线上每单位长度的带载传输延迟。即当tr小于2TD(TD为传输延时)时,源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前,这需要使用端接匹配技术,否则会在传输线上引起振铃。

结合图1设计本系统时,采用MentorGraphics公司的信号完整性分析工具InterconnectSynthesis(IS),信号驱动器和接收器均使用TTL_S工艺器件的IBIS模型进行电路仿真,选择出正确的布线策略和端接方式。DSP与SBSRAM接口的时钟高达167MHz,时钟传输和延时极小,很容易在信号线出现反射现象。根据公式(2),要消除源端的反射波必须在源端进行阻抗匹配,使反射系数PS为0。用interconnectSynthsis仿真测试可得此时钟线的传输阻抗Zo=47Ω。因此,在DSP的SDCLK时钟的输出端应采用串联匹配法[1][3],串入47Ω的电阻进行源端匹配消除源端的信号反射现象。对于负载端的反射,根据公式(1),要使PL=0,必须保证负载阻抗RL=Zo。因此,在SBSRAM的时钟输入端口应采用戴维南终端匹配法[1][3],并联两个电阻R1和R2且R1=R2=94Ω(R1//R2=Zo)实现终端匹配,其端接前后InterconnectSynthesis仿真的波形如图5所示。端接后信号线的反射噪声明显减小,满足了系统对时钟信号完整性的要求。

2.3 信号的串扰

串扰是指当信号在传输线上传播时,因电磁耦合对相邻传输线产生不期望的电压或电流噪声干扰。随着电子产品的小型化,PCB板线间距减小,串扰问题更加严重。

对于高速电路来说,一般都采用平板电源地层,两导体间的串扰取决于它们的耦合电感和耦合电容[3]。在数字电路设计中,通常感性串扰要比容性串扰大,所以应重点考虑导线间的互感问题。两导体间的感性串扰系数计算可以通过下式得出:

式中,常数k取决于信号的建立时间和信号线的干扰长度(平行长度);H为信号线到平板地层的距离;D为两干扰线的中心的距离。由(4)式可知,串扰大小与线间距(D)成反比,与线平行长度(K)成正比,与信号线距地层的距离(H)成正比。针对这些串扰的特性,结合图1设计本系统时,主要用以下几种方法减少串扰:(1)加大线的间距,尽可能减少DSP与SBSRAM、SDRAM以及FPGA之间高速信号线的平行长度,必要时采用jog方式走线;(2)高速信号线在满足条件的情况下,加入端接匹配减少或消除反射,从而减小串扰;(3)将信号层的走线高度限制在高于地平面10mil左右,可以显著减少串扰;(4)用InterconnectSynthsis进行仿真时,在串扰严重的两条线之间插入一条地线,可以起到隔离作用,从而减少串扰。

2.4 地弹噪声

随着数字设备的速度变快,它们的输出开关时间越来越少。当大量的开关电路同时由逻辑高变为逻辑低时,由于地线通过电流的能力不够,电流涌动就会引起地参考电压发生波动,称之为地弹。

在地弹现象的分析中,对驱动设备来说,外部设备都被看作容性负载即(Cl~Cn)。这些容性负载储存的电荷量Q可由下式决定:

Q=V×C

上式中,V是电容器两端上的电压,C是容性负载的电容。

一个设备外界和地线通路都有内在的电感L[2]。在大量数字逻辑输出由高电压变为低电压的过程中,储存在负载电容的电荷会涌向设备地,这个电流浪涌会通过电感L产生电压V GND,其大小可用下式得出:

VGND=L×(di/dt)

由于系统地和设备地之间的电压VGND的存在,对于各逻辑器件来说,其有效输入电压值为:VACTIVE=VIN—VGND。如果地弹产生的电压值VGND过大,就会导致各器件对输入电压判断的错误,扰乱整个系统的正常工作。
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结合图1设计本系统时,由于FPGA控制逻辑部分存在大量快速开关输出电路,当这些开关电路同时发生逻辑变化时,产生的开关电流会涌入地平面回路,破坏地平面的参考电压,引入地弹噪声。对于地弹噪声的干扰,通过下面几种方法可减小地弹对电路的影响:(1)增加VCC/GND间的去耦电容个数,并尽可能使其与Vcc/GND对数相等;(2)降低器件的输出容性负载,减少负载器件个数;用SN74LVTH62245驱动器实现FPGA同步输出引脚与DSP数据线的隔离;用SN74LBI6244构成地址隔离,降低同步噪声对DSP高速电路的干扰;(3)在电源输入端跨接10~100μF的电解电容,在每个集成电路芯片都布置一个O.1μF的瓷片电容,滤掉电源和地的噪声信号;(4)对于抗噪能力弱、关断时电源变化大的SBSRAM、SDRAM存储器件,在芯片的电源线和地线之间接入0.1μF的退耦电容。在采取地弹噪声处理后利用频谱分析仪测得系统的骚扰频谱,可以发现频谱已经变得很平坦,骚扰电平已降到系统容许的范围以内,达到了系统对地参考电压的要求。

在高速电路设计中,信号完整性问题是一个复杂的问题,往往有许多难以预料的因素影响整个系统的性能。因此信号完整性分析在高速电路设计中的作用举足轻重,只有解决好高速设计中的信号完整性问题,高速系统才能准确、稳定地工作。

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发表于 2008/5/26 17:44:44

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A/D--D/A转换器

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发表于 2008/5/26 15:52:14

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电容好坏的测量

电容损坏分4种:1.短路2.无容量3.容量减小4.稳定性差
1.不用说了2.滤波的根据电压和经验现象3.这个最难先得估计等效容量还得考虑时间因素4.多数伴有漏液脱皮胀头的现象,对于热稳定不良的用酒精降温是个好办法


电容好坏在路确实不好判断。实际操作中对击穿、漏电、稳定性不好的电容多数先从外表或温升来判断,有时也采用通电测量电压再加以确认;对开路的大电容,一般先通过故障现象和电路分析,怀疑的拆下测量,小电容多数采用并接试验来加以判断。


用数字表或电容表就可以了,但最好是直接代换,有时候测是好的但不能用。


指针表X10K欧姆档测量,指针有轻微摆动,然后指向无穷大。
有时候测量时是正常,但是上机后就是不能用。


最好还是用电容表测试,用万能表不准!


型号是pps512j 1600v 另一个是822j pp800v
你要注意耐压:你第一个 是1600伏5100微法
800伏8200微法
你最好是代换一下如果电路要求耐压高的话,耐压不可以小呀
你还可以用万用表比较一下同样容量的电容,看看指针摆动是否一样,最大的电阻挡。


首先可以看一看电容有没有漏液或电容上面有没有向上凸,这是最直接的方法,如果都没有。 再用电容表量或代换。代换的时候要注意耐压和容量的大小。


数字万用表可以测试出电容的容量,但是软击穿是测不出来的.可以用耐压测试仪检测一下,最好的方法代换.


小贴片电容如何判断好坏
方法一、一般小贴片电容的阻值为无穷大,阻值异常就更换。容量变小,万用表无法测量,直接替换。
方法二、安全一点的办法用万用表的二极档一针接地另一针分别测电容的两端两端响说明短路
方法三、小贴片电容短路的话用万用表在线测量就能判断出来,如果是开路的话,因为容量太小,用万用表量不出来,可以用一个电笔接到220V的火线上,将贴片电容的引脚放到电笔的笔帽上,看氖泡 是否发光,发光电容是好的,否则断路. 220v电压,可千万别在板实验,哭都来不及
方法四、阻值无穷坏,阻值为零鸣叫为坏.其他的应该有一些小的变化吧.


1.最准确的就是焊下来用数字电容表测量其容量!


2.没数字电容表,焊下来用机械表10K档测量,有一点点摆动可以示为正常!


3.在路的话,用数字表或机械表大概测量其电阻,若电阻为零,则要焊下来进一步确定!



1.固定电容器的检测.
  A 检测10pF以下的小电容 。因10pF以下的固定电容器容量太小,用万用表进行测量,只能定性的检查其是否有漏电,内部短路或击穿现象。测量时,可选用万用表R×10k挡,用两表笔分别任意接电容的两个引脚,阻值应为无穷大。若测出阻值(指针向右摆动)为零,则说明电容漏电损坏或内部击穿。 


   B 检测10PF~0 01μF固定电容器是否有充电现象,进而判断其好坏。万用表选用R×1k挡。两只三极管的β值均为100以上,且穿透电流要小。可选用3DG6等型号硅三极管组成复合管。万用表的红和黑表笔分别与复合管的发射极e和集电极c相接。由于复合三极管的放大作用,把被测电容的充放电过程予以放大,使万用表指针摆幅度加大,从而便于观察。应注意的是:在测试操作时,特别是在测较小容量的电容时,要反复调换被测电容引脚接触A、B两点,才能明显地看到万用表指针的摆动。C 对于0 01μF以上的固定电容,可用万用表的R×10k挡直接测试电容器有无充电过程以及有无内部短路或漏电,并可根据指针向右摆动的幅度大小估计出电容器的容量。


2.电解电容器的检测
    A 因为电解电容的容量较一般固定电容大得多,所以,测量时,应针对不同容量选用合适的量程。根据经验,一般情况下,1~47μF间的电容,可用R×1k挡测量,大于47μF的电容可用R×100挡测量。
    B 将万用表红表笔接负极,黑表笔接正极,在刚接触的瞬间,万用表指针即向右偏转较大偏度(对于同一电阻挡,容量越大,摆幅越大),接着逐渐向左回转,直到停在某一位置。此时的阻值便是电解电容的正向漏电阻,此值略大于反向漏电阻。实际使用经验表明,电解电容的漏电阻一般应在几百kΩ以上,否则,将不能正常工作。在测试中,若正向、反向均无充电的现象,即表针不动,则说明容量消失或内部断路;如果所测阻值很小或为零,说明电容漏电大或已击穿损坏,不能再使用。
    C 对于正、负极标志不明的电解电容器,可利用上述测量漏电阻的方法加以判别。即先任意测一下漏电阻,记住其大小,然后交换表笔再测出一个阻值。两次测量中阻值大的那一次便是正向接法,即黑表笔接的是正极,红表笔接的是负极。
    D 使用万用表电阻挡,采用给电解电容进行正、反向充电的方法,根据指针向右摆动幅度的大小,可估测出电解电容的容量。


3.可变电容器的检测
    A 用手轻轻旋动转轴,应感觉十分平滑,不应感觉有时松时紧甚至有卡滞现象。将载轴向前、后、上、下、左、右等各个方向推动时,转轴不应有松动的现象。
    B 用一只手旋动转轴,另一只手轻摸动片组的外缘,不应感觉有任何松脱现象。转轴与动片之间接触不良的可变电容器,是不能再继续使用的。
    C 将万用表置于R×10k挡,一只手将两个表笔分别接可变电容器的动片和定片的引出端,另一只手将转轴缓缓旋动几个来回,万用表指针都应在无穷大位置不动。在旋动转轴的过程中,如果指针有时指向零,说明动片和定片之间存在短路点;如果碰到某一角度,万用表读数不为无穷大而是出现一定阻值,说明可变电容器动片与定片之间存在漏电现象。
 


 

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发表于 2008/5/26 13:51:34

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LED半导体发光二极管工作原理、特性及应用

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发表于 2008/5/26 13:32:30

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接口或者外壳的EMC处理

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发表于 2008/5/26 12:40:04

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高速PCB 设计中终端匹配电阻的放置

摘 要: 本文简要的总结了在高速数字设计中串联终端匹配和并联终端匹配的优缺点,并对这两种匹配方式的终端匹配电阻处于不同位置时的匹配效果做了相应的仿真和深入的分析,得出了串联终端匹配电阻对位置的要求没有终端匹配电阻严格这一结论,给出了一些关于终端匹配电阻摆放位置的建议。为在PCB 设计中如何放置终端匹配电阻提供了理论和实践上的指导。

关键词: 并联终端匹配 串联终端匹配 放置

1 引言

随着半导体工艺的快速发展,信号上升时间愈来愈短,导致信号完整性问题日益突出;另外,器件小型化趋势也日益明显,电路板的面积也越来越小,因此对PCB 板的布局要求也日益严格。这就要求高速PCB 设计工程师严格的去考虑各种器件的放置问题,包括滤波电容、匹配电阻等,在提高系统的信号完整性的同时节省印制板面积。本文利用Mentor 公司的Hyperlynx 仿真软件对简单并联终端匹配和串联终端匹配方式进行了仿真和分析,研究不同位置的匹配电阻对信号质量的影响。

2 并联终端匹配和串联终端匹配的优缺点

在高速数字设计中,电阻常被用来对传输线进行阻抗匹配,以消除传输线上的反射。最典型简单的匹配方式有两种:简单并联终端匹配和串联终端匹配。简单并联终端匹配电阻与具有极高输入阻抗的接收端并联,并且接地或者电源,以消除接收端的反射,优缺点是能够比较精确的选择匹配电阻的阻值但是将消耗直流功率功耗。串联源端匹配电阻与小输出阻抗的驱动器串联,以吸收接收端反射回来的信号,此方式的优缺点是不消耗功率但是由于许多驱动器都是非线性的,如TTL 器件,其输出阻抗随着器件逻辑状态的变化而变化,从而导致匹配电阻的阻值难以确定。故在要求低功耗的数字设计中,串联终端匹配方式更常用;并联终端匹配方式更多的使用在模拟电路设计中,以牺牲功耗来满足其高精度的要求。本文将总结出串联终端匹配方式的另一优点即其匹配电阻在PCB 板中对位置的要求没有简单并联终端匹配方式严格。

3 匹配电阻位置的变化对信号波形的影响

3.1 并联终端匹配情况-匹配电阻位于接收端之前

如图1a 所示,我们构建了三组终端匹配的结构。第一组结构中终端匹配电阻直接与接收器相连(理想状态,图1a 上);第二组结构中终端匹配电阻位于距离终端0.5in.处(图1a 中),即有0.5in.的传输线没有被匹配;第三组结构中终端匹配电阻位于终端1in.处(图1a 下)。驱动器和接收器模型选用Hyperlynx7.0 自带的简易IBIS 模型:CMOS3.3VFAST(该模型驱动波形的上升时间约为1.5ns)。传输线特征阻抗为92.9 欧姆,传输线总长为20in.(约为0.5m 左右),总的延迟时间为2.975ns,线宽为6mil。驱动信号的频率为100MHZ

1b 为使用Hyperlynx7.0 仿真工具得到的仿真波形,如图所示,有明显延迟的三组波形为接收端波形,其中幅值最低的为匹配电阻位于理想状态时的波形;幅值最高的为匹配电阻位于接收端前1in.处的波形;中间的为匹配电阻位于接收端前0.5in.处的波形。测得三种情况下接收端电平最大幅值分别为3.4V3.7V4.1V。从图1b 和表1 中可以看出终端匹配电阻与接收端之间的距离每增加100mil,信号过冲就将增加几十毫伏,可见,改变终端匹配电阻的位置的确会给信号质量带来很大的影响,原因是如果匹配电阻距离接收器很远,将有一段可被视为传输线的PCB 连线得不到应有的阻抗匹配,从而导致信号在接收端产生反射现象,反射到驱动端的信号将再次反射回接收端,这样就会大大降低了接收端信号的质量。因此在高速PCB 设计中应设法使得这样一个分支长不超过100mil

1 并联终端匹配电阻位于接收端不同位置时测得的接收端信号最高电压值

3.2 并联终端匹配情况-匹配电阻位于接收端之后

当然在具体的PCB 设计中,由于种种原因设计者也许无法将终端匹配电阻放置在接收端之前,那么只能将其放置在接收端之后。在图2a 中,上半部分为终端匹配电阻位于理想位置的情形(即直接与接收器相连),下半部分为终端匹配电阻位于接收器之后的情形,匹配电阻与接收器之间有一段1in.长的传输线。图2b 为图2a 对应的仿真波形,可见,在匹配电阻位于接收器之后时,接收端的波形非常接近匹配电阻位于理想位置的波形,只是波形的延迟更大,经测量得到这个延迟近似等于这个电阻与接收器之间的传输线的延迟。

因此可以得出结论,将终端匹配电阻放置在传输线之后几乎不会影响其匹配效果。在实际的PCB 设计中,完全可以采取这种做法以尽可能的使匹配电阻的位置接近理想的状态,这是一种很好的选择。

 

3.3 串联终端匹配情况

3a 构建了三种源端匹配结构,类似于终端匹配的情形,这三种结构分别为匹配电阻直接与接收器相连(理想情况);与接收器相距0.5in.;与接收器相距1in.。图3b 为图3a相对应的仿真波形。从波形中可以看出,三种情况下的仿真波形变化不是太大,远没有终端匹配那样剧烈。测得三种情况下接收端电平最大幅值分别为:3.256V3.266V3.366V

从下表2 也可以非常明显的看出源端匹配电阻的位置变化并不会给信号质量带来很大的影响。

2 串联终端匹配电阻位于驱动端不同位置时测得的接收端信号最高电压值

从前面的分析可知,串联终端匹配电阻主要用于吸收从接收端反射回来的信号,由于接收端输入阻抗很大,可以视为开路,所以信号到达接收端时将产生全反射,反射回的信号能量大部分将被驱动端的匹配电阻和驱动器吸收,因而从驱动端二次反射回来的能量很少,故串联终端匹配电阻适当的远离接收端放置,不会严重的影响接收端的信号质量。但对于并联终端匹配来说,如果匹配电阻远离接收端放置,接收端之前将有一段传输线得不到匹配,而且驱动端没有串联终端电阻不会吸收掉从接收端全反射回来的能量,因而信号将来回反射,使得接收端信号的质量大大降低。这是串联终端匹配电阻对位置的要求没有并联终端匹配要求严格的部分原因。

4 结论

通过上文对并联终端匹配电阻和串联终端匹配电阻处于不同位置情形的仿真和分析研究,可以得出结论即串联终端匹配电阻对位置的要求没有并联终端匹配电阻严格,也就是在实际的PCB 设计中,可以适当的将串联终端匹配电阻远离驱动器放置而不必担心这样做会给系统的信号完整性带来很大的问题。另外,仿真结果显示使用并联终端匹配方式时将匹配电阻放置在驱动器之后也不会对信号波形产生很大的影响。

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发表于 2008/5/26 12:31:27

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电路的过渡过程及换路定律

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发表于 2008/5/26 12:24:34

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阻抗匹配

 

    在高速的设计中,阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样,但是在具体的系统

中怎样才能比较合理的应用,需要衡量多个方面的因素。例如我们在系统中设计中,很多采用的都是源段的串连匹配。

对于什么情况下需要匹配,采用什么方式的匹配,为什么采用这种方式。
例如:差分的匹配多数采用终端的匹配;时钟采用源段匹配;

1、 串联终端匹配
    串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下,在信号的源端和传输线之间串接一个

电阻R,使源端的输出阻抗与传输线的特征阻抗相匹配,抑制从负载端反射回来的信号发生再次反射.
串联终端匹配后的信号传输具有以下特点:
A 由于串联匹配电阻的作用,驱动信号传播时以其幅度的50%向负载端传播;
B 信号在负载端的反射系数接近+1,因此反射信号的幅度接近原始信号幅度的50%。
C 反射信号与源端传播的信号叠加,使负载端接受到的信号与原始信号的幅度近似相同;
D 负载端反射信号向源端传播,到达源端后被匹配电阻吸收;?
E 反射信号到达源端后,源端驱动电流降为0,直到下一次信号传输。

    相对并联匹配来说,串联匹配不要求信号驱动器具有很大的电流驱动能力。

    选择串联终端匹配电阻值的原则很简单,就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。

理想的信号驱动器的输出阻抗为零,实际的驱动器总是有比较小的输出阻抗,而且在信号的电平发生变化时,输出阻抗

可能不同。比如电源电压为+4.5V的CMOS驱动器,在低电平时典型的输出阻抗为37Ω,在高电平时典型的输出阻抗为45

Ω[4];TTL驱动器和CMOS驱动一样,其输出阻抗会随信号的电平大小变化而变化。因此,对TTL或CMOS电路来说,不可能

有十分正确的匹配电阻,只能折中考虑。

    链状拓扑结构的信号网路不适合使用串联终端匹配,所有的负载必须接到传输线的末端。否则,接到传输线中间的

负载接受到的波形就会象图3.2.5中C点的电压波形一样。可以看出,有一段时间负载端信号幅度为原始信号幅度的一半

。显然这时候信号处在不定逻辑状态,信号的噪声容限很低。

    串联匹配是最常用的终端匹配方法。它的优点是功耗小,不会给驱动器带来额外的直流负载,也不会在信号和地之

间引入额外的阻抗;而且只需要一个电阻元件。

2、 并联终端匹配

    并联终端匹配的理论出发点是在信号源端阻抗很小的情况下,通过增加并联电阻使负载端输入阻抗与传输线的特征

阻抗相匹配,达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。
并联终端匹配后的信号传输具有以下特点:
A 驱动信号近似以满幅度沿传输线传播;
B 所有的反射都被匹配电阻吸收;
C 负载端接受到的信号幅度与源端发送的信号幅度近似相同。

    在实际的电路系统中,芯片的输入阻抗很高,因此对单电阻形式来说,负载端的并联电阻值必须与传输线的特征阻

抗相近或相等。假定传输线的特征阻抗为50Ω,则R值为50Ω。如果信号的高电平为5V,则信号的静态电流将达到100mA

。由于典型的TTL或CMOS电路的驱动能力很小,这种单电阻的并联匹配方式很少出现在这些电路中。

    双电阻形式的并联匹配,也被称作戴维南终端匹配,要求的电流驱动能力比单电阻形式小。这是因为两电阻的并联

值与传输线的特征阻抗相匹配,每个电阻都比传输线的特征阻抗大。考虑到芯片的驱动能力,两个电阻值的选择必须遵

循三个原则:
⑴. 两电阻的并联值与传输线的特征阻抗相等;
⑵. 与电源连接的电阻值不能太小,以免信号为低电平时驱动电流过大;
⑶. 与地连接的电阻值不能太小,以免信号为高电平时驱动电流过大。

    并联终端匹配优点是简单易行;显而易见的缺点是会带来直流功耗:单电阻方式的直流功耗与信号的占空比紧密相

关?;双电阻方式则无论信号是高电平还是低电平都有直流功耗。因而不适用于电池供电系统等对功耗要求高的系统。

另外,单电阻方式由于驱动能力问题在一般的TTL、CMOS系统中没有应用,而双电阻方式需要两个元件,这就对PCB的板

面积提出了要求,因此不适合用于高密度印刷电路板。

    当然还有:AC终端匹配; 基于二极管的电压钳位等匹配方式。

 

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发表于 2008/5/26 12:23:11

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什么是灌电流,拉电流和扇出系数

     

当逻辑门输出端是低电平时,灌入逻辑门的电流称为灌电流,灌电流越大,输出端的低电平就越高。由三极管输出特性曲线也可以看出,灌电流越大,饱和压降越大,低电平越大。逻辑门的低电平是有一定限制的,它有一个最大值UOLMAX。在逻辑门工作时,不允许超过这个数值,TTL逻辑门的规范规定UOLMAX ≤0.4~0.5V。

       当逻辑门输出端是高电平时,逻辑门输出端的电流是从逻辑门中流出,这个电流称为拉电流。拉电流越大,输出端的高电平就越低。这是因为输出级三极管是有内阻的,内阻上的电压降会使输出电压下降。拉电流越大,高电平越低。逻辑门的高电平是有一定限制的,它有一个最小值UOHMIN。在逻辑门工作时,不允许超过这个数值,TTL逻辑门的规范规定UOHMIN ≥2.4V。

       由于高电平输入电流很小,在微安级,一般可以不必考虑,低电平电流较大,在毫安级。所以,往往低电平的灌电流不超标就不会有问题,用扇出系数来说明逻辑门来同类门的能力。扇出系数No是低电平最大输出电流和低电平最大输入电流的比值

对于标准TTL门,NO≥10;对于低功耗肖特基系列的TTL门,NO≥20

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