VHDL学习 2008-9-26 11:57:13

关键词： 设计库和标准程序包 library library_name; use library_name.package_name.all; ? 由于STD_LOGIC数据类型不属于VHDL标准库，所以使用时要予以以下声明: library IEEE; use IEEE.Std_Logic_1164.all…

博客：lamsam | 类别：CPLD/FPGA | 评论：0

选择VHDL还是verilog HDL 2008-8-27 15:12:11

选择VHDL还是verilog HDL 硬件描述语言HDL（Hardware Describe Language） HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Ve…

博客：thinkker | 类别：CPLD/FPGA | 评论：1

VHDL黄金宝典 2008-8-15 17:04:43

博客：craftor | 类别：CPLD/FPGA | 评论：6

任意整数分频的VHDL代码 2008-8-11 17:06:01

--任意整数分频的VHDL代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clkdiv IS generic(n:integer:=3); PORT( C…

博客：craftor | 类别：CPLD/FPGA | 评论：0

McGraw.Hill.VHDL.Programming.by.Example.4th.Ed.pdf 2008-8-11 16:40:40

国外很经典的VHDL教程，英文的.

博客：craftor | 类别：CPLD/FPGA | 评论：0

VHDL编程之FSM(有限状态机) 2008-8-11 10:29:20

数字系统一般可分为控制单元和数据通道,数据通道通常由组合逻辑和逻辑电路构成,而控制单元通常由时序逻辑电路构成.控制单元的每一个控制态可以看作一种状态,而状态之间的转换条件指…

博客：craftor | 类别：CPLD/FPGA | 评论：0

采用Signal Spy增强VHDL的测试能力 2008-6-29 10:39:22

可观测性和可控制性是对testbench的基本要求。与Verilog相比，VHDL语言缺少层次化路径访问的能力；但是在VHDL语言中可以通过全局变量进行entity之间的通讯，这里的全局变量就是在pac…

博客：riple | 类别：CPLD/FPGA | 评论：0

VHDL语言实现3分频电路（占空比为2：1） 2008-5-29 19:26:27

VHDL语言实现3分频电路（占空比为2：1） 下面是根据上面思想写的三分频程序,1/3和50%占空比的程序. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.ST…

博客：circuitmaster | 类别：模拟技术 | 评论：0

[研学论坛共享]VHDL培训教程(浙大）&Verilog黄金指南.rar & 状态机 2008-5-12 12:18:17

VHDL培训教程(浙大).PPT《Verilog黄金指南》中文翻译版.rarVerilog and VHDL状态机设计.rar --Practice makes perfect.

博客：LeeIECHN | 类别：资源共享 | 评论：0

[研学论坛共享]VerilogHDL超详细教程 2008-5-11 12:13:43

来自研学的VerilogHDL详细教程。（下载后按顺序改名为1、2，否则可能无法解压。） --Practice makes perfect.

博客：LeeIECHN | 类别：资源共享 | 评论：0