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以下是关于标签 quartus 的列表

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  • Quartus中设置输出脉冲的斜率 2008-8-31 9:28:45

    在混合电路设计中，数字信号的上升下降斜率带来的电磁干扰对模拟信号影响很大，因此在满足要求的情况下，应该尽量降低系统工作频率和脉冲的上升下降斜率。在Quartus中可以方便的设…

    博客：cqcrr | 类别：CPLD/FPGA | 评论：0

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  • DSE—Design Space Explorer，FPGA后端设计自动化 2008-8-28 22:00:47

    最近一段时间迷上了设计自动化。我用Tcl设计的几个仿真、调试自动化工具已经在我们最近的项目中得到了成功应用。虽然开发这些工具用了一些时间，但是这些工具可以代替我们完成重复…

    博客：riple | 类别：CPLD/FPGA | 评论：3

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  • Quartus II 交互式指南.(Quartus II) 2008-8-13 23:17:58

    说明: Quartus II Interactive Tutorial 捆绑在Quartus II 软件的Help文件中. 位置: 选项卡"Help - Tutorial". (*:\..\quartus\common\help\tutorial.chm) 大纲: 1. QII简介; 2. 新建工程; 3. 编译工程; 4. 执行时序分析; 5. 执行时序仿…

    博客：2006tx_yafeng | 类别：CPLD/FPGA | 评论：0

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  • 利用ModelSim SE6.0C实现时序仿真 2008-7-31 14:29:42

    1) 打开一个工程文件。2) 打开Settings设置栏，选择EDA Tools Settings下的Simulation栏。在右边出现的设置栏中将“Tool name”的下拉菜单选择“ModelSim(Verilog)”（如果工程用VHDL语言实现，则可…

    博客：cqcrr | 类别：CPLD/FPGA | 评论：0

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  • ***_time_limited.sof的困惑 2008-6-15 10:46:59

    最近在调试有关Quartus6.0+NIOS II+LWIP的程序，发现了一个问题。 我的Quartus6.0之前使用一直正常，而且能生成sof与pof文件。可是最近工程在编译之后只能生成***_time_limited.sof，迷惑…

    博客：wy_gogogo | 类别：CPLD/FPGA | 评论：1

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  • quartus II warning信息解析 2008-5-18 0:34:13

    最近用quartus ii做个东西，编译时候出现一些警告信息，含义不甚明了，google了下，找到篇文章解释了常见的警告信息含义，转贴在这里，算是收藏。 在QuartusII下进行编译和仿真的时候,会…

    博客：bluehacker | 类别：CPLD/FPGA | 评论：0

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  • 授人以渔——Altera网站上的电子教程 2008-2-10 21:55:47

    记得在读研究生时，曾经在Altera的网站上下载了几个电子教程，对我帮助很大。后来在学习使用一些新功能时也下载了几个。前些天在Altera网站上搜索Virtual JTAG的资料时，发现电子教程…

    博客：riple | 类别：CPLD/FPGA | 评论：2

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  • 手工改变Quartus II软件的编译速度 2008-1-11 17:20:03

    Quartus II的编译速度一直是个问题：太慢！尤其在进行FPGA调试时，加入SignalTAP II后编译时间明显延长，一次就要15分钟（对我当前的机器配置和设计来说）。 riple 使用Quartus II快5年了，…

    博客：riple | 类别：CPLD/FPGA | 评论：2

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