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FIFO编写
2010/3/9 10:11:42
//FIFO采用四个always块处理写、读、更新读写指针、FIFO计数module FIFO ( input [7:0] data_in, input clk,rst,rd,wr, output empty,full, output reg [3:0] fifo_cnt, output reg [7:0] data_out );reg [7:0] fifo_ram[0:7] ; reg [2:0] wr_p…
博客：conan85420 | 类别：CPLD/FPGA | 评论：0
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1、almost full 和 almost empty flags用来指示只剩一个字了。 2、Programmable full and empty status flags可以由用户自定义内容设定或者用专用的输入口进行设定。 3、对于V5的block RAM和built-in FIFO可以…
博客：duanwenbo2004 | 类别：CPLD/FPGA | 评论：0
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Altera FIFO使用注意事项 (by Wind330) 使用两年多的Altera器件，总觉得自己对FIFO这类简单的Core已经是熟悉不能再熟悉了，到现在的结果是花了三个星期时间解决一个FIFO时序问题。 现象 FI…
博客：wind330 | 类别：CPLD/FPGA | 评论：4
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fifo宏模块验证
2009/10/27 22:45:21
实现fifo的同时读写，保证写始终有效，数据宽度保持和触发时钟周期一致，这样时钟上升沿就能保证在数据有效时间内 仿真结果：保证写始终有效
博客：tingxuesuyuan | 类别：CPLD/FPGA | 评论：0
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基于FPGA的跨时钟域信号处理——借助存储器 为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM…
博客：ilove314 | 类别：CPLD/FPGA | 评论：4
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亚稳态相关知识点
2009/7/22 20:28:56
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个…
博客：kyosho | 类别：CPLD/FPGA | 评论：0
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最近一段时间的工作中使用FIFO很频繁，思考了一些与FIFO有关的问题，准备写几篇关于FIFO使用方法的文章，总结一下在以往工作中遇到的相关问题。惟恐遗忘，先写几个题目在此。等…
博客：riple | 类别：CPLD/FPGA | 评论：16
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EPP高速数据采集与LabVIEW接口实现作者：袁晓明，叶 平，刘 春 时间：2006-10-31 来源: 摘 要：介绍了EPP高速数据采集的方法及其在LabVIEW下的接口实现。通过直接对端口的操作…
博客：freemark | 类别：测试测量 | 评论：0
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经过一天的调试，终于有了进展。在第二次把开发文档中关于slave fifo模式的说明仔细阅读了一遍之后，发现了问题所在。我看的是FX2 TechRefManual.pdf，460页的EZ-USB FX2 Manual Technical R…
博客：johnson54 | 类别：生活点滴 | 评论：0
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FIFO(转)
2007/8/19 9:14:16
1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，…
博客：levension | 类别：CPLD/FPGA | 评论：0