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以下是关于标签 verilog 的列表

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  • (原创).MOS开关.(Verilog) 2008-7-25 10:31:47

    一. MOS开关1. NMOS 源极(d)接Gnd一般情况下，可认为晶体管受栅极(g)电平VG的控制(control).1). VG=H，源极(s)与漏极(d)接通;2). VG=L，源极(s)与漏极(d)断开.源极(s)与漏极(d)接通, 则漏极(d)…

    博客：2006tx_yafeng | 类别：CPLD/FPGA | 评论：0

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  • verilog版的交通信号灯 延迟 2008-7-24 17:43:21

    初学FPGA，由于有C语言基础，直接学习verilog会快些， 学习用书《Verilog HDL 数字设计与综合》第二版---夏宇闻著 在看到7.9.3节时，书中讲了一个简化版式的交通信号灯实例， 就照着意思…

    博客：walnutcy | 类别：CPLD/FPGA | 评论：1

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  • (原创).七段数码管.(Verilog) 2008-7-5 16:49:40

    1. 七段数码管的lookup table module SEG7_LUT ( input [3:0] iDIG, output reg [6:0] oSEG );always@(iDIG) begin case(iDIG) 4'h1: oSEG = 7'b1111001; // ---t---- 4'h2: oSEG = 7'b0100100; // | | 4'h3: oSEG = 7'b0110000; // lt rt 4'h4: oSE…

    博客：2006tx_yafeng | 类别：CPLD/FPGA | 评论：1

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  • Verilog三段式状态机描述 2008-6-6 10:40:59

    Verilog三段式状态机描述时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用VerilogHDL语言编码，…

    博客：jihengzhang | 类别：CPLD/FPGA | 评论：0

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  • Verilog HDL 中时间尺度 2008-5-9 20:34:54

    `timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度…

    博客：likee | 类别：CPLD/FPGA | 评论：0

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  • pipiline加法器 2008-4-15 18:07:11

    Pipeline：如果直接 {cout,sum}=ina+inb+cin; 构成一个并行的加法器，会消耗较多资源。而pipeline只是加了一些中间寄存器，把复杂的8位运算分成4个2位运算，求第一个结果需要延时4个周期，…

    博客：cqcrr | 类别：CPLD/FPGA | 评论：0

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  • Verilog描述的8051的程序集合包 2008-4-10 19:43:36

    Verilog描述的8051的程序集合包很有意思,用Verilog描述8051,有很多的分模块,大家自己看吧.程序比较多,就不提供在线阅读了,下载后慢慢消化吧主要的程序有:下载区:

    博客：mycaibo | 类别：CPLD/FPGA | 评论：0

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