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这几天在做基于DDS的信号发生，由于CPLD内部资源不是很多而且我把正弦数据定义成数组形式调用又占用了一大部分资源，在设计时经常宏单元不够用，又不了解其内部宏单元分配，要不然还可以优化下。现在把正弦数据压缩到1/4数据了，出来的正弦波范围1.9XXX HZ～31.250KHZ，步进为1.9XXX HZ。由于DAC用0832，所以最高频率提不上去。。。接下来再好好研究CPLD，或把数据放到ROM再用高速DAC来设计要求的信号。。。加油了。。。
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CPLD/FPGA | 用户分类:
FPGA/CPLD | 来源:
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