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遇到一个FPGA没有外部的reset，只能自己产生了，这么简单一个问题居然想了很久才实现。在modelsim仿真是对的，还没有实际操作，也希望和大家讨论一下
module reset_generation(inclk,reset);
input inclk;
output reset;
reg flag,reset;
reg [1:0] counter;
always @ (posedge inclk)
begin
case(flag)
1'b0: begin
counter<=counter+1;
if(counter==2'b11)
begin
flag<=1;
end
end
1'b1: reset<=1;
default:begin
reset<=0;
flag<=0;
counter<=2'b00;
end
endcase
end
endmodule
系统分类:
CPLD/FPGA | 用户分类:
Verilog | 来源:
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