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首先需要注意的是，这里讨论的都是静态时序分析。所谓静态时序分析，就是只针对FPGA内部布线后生成的实际布线结果来计算理论时序，同时采用的模型为理论模型。静态时序分析并不能完全分析和解决实际运行中的所有问题！
对于FPGA来说，其内部的D触发器本身的Tsu和Tco是固定的，非常小，特别是Tco一般为0。在这里我们将其称之为uTsu、uTco。
但在实际应用时，FPGA中的所有信号都会存在时延，这个时延造成了等效的Tsu、Tco变化。
见下图：
其中，DD为data信号从输入到D触发器的时延，其中包括IO时延、布线延迟、组合逻辑时延等。
DC为clock信号从输入到D触发器的时延，其中包括IO时延、布线时延、PLL相位变化等等。
今天先只讲讲Tsu。
对于Tsu，分析见下图：
其中clock'和data'分别对应于D触发器的clk端和D端信号。
从图中可以很明显的看出来，有如下等式：
Tsu － DD ＋ DC ＝ uTsu ；
可以得出：Tsu ＝ DD － DC ＋ uTsu ；
需要注意的是，DC有可能是负值。例如clock信号是通过DLL（PLL）调相后送给D触发器的情况，如果调相的相位是负值，则DC有可能为负值。
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