zh-cnGoodspeed Rss12Wed, 15 Oct 2008 05:20:39 GMTTue, 14 Aug 2007 00:46:59 GMThttp://blog.ednchina.com/fy2k/41058/message.aspx现在预计到9月底也没有太多的时间写blog文章了。计划赶不上变化啊，由于需求变更，现在我是指导上板调试一个版本，编码调试一个临时版本，指导设计一个新版本。每个版本的代码行都有35K，彻底晕菜……。具体实现的功能类似CISCO的netflow，不知道大家知不知道。呵呵，机密内容，具体的就不说了。有问题http://blog.ednchina.com/fy2k/41058/message.aspxfy2kSun, 10 Jun 2007 23:13:06 GMThttp://blog.ednchina.com/fy2k/31995/message.aspx现在这个项目实在是累人，进度紧、难度大就不说了，还经常发生需求变动，幸好不是大的变动，不然真的要死人了……终于在本周完成了所有的代码和UT，统计结果吓了一跳，居然总代码行数到了6W多。由于时间太近，UT做的不充分，心里对代码质量很担忧。下周开始就要进行ST了，半个月后就要上板测试，估计又要忙2个月左http://blog.ednchina.com/fy2k/31995/message.aspxfy2kSun, 04 Feb 2007 22:36:21 GMThttp://blog.ednchina.com/fy2k/15900/message.aspx首先需要注意的是，这里讨论的都是静态时序分析。所谓静态时序分析，就是只针对FPGA内部布线后生成的实际布线结果来计算理论时序，同时采用的模型为理论模型。静态时序分析并不能完全分析和解决实际运行中的所有问题！对于FPGA来说，其内部的D触发器本身的Tsu和Tco是固定的，非常小，特别是Tco一般为0。http://blog.ednchina.com/fy2k/15900/message.aspxfy2kWed, 10 Jan 2007 22:47:51 GMThttp://blog.ednchina.com/fy2k/13120/message.aspxto yangss2006：我的邮箱：fy2kdonews@yahoo.com.cn，欢迎大家发邮件。init_flag信号是FPGA来产生的吗？如果是，可以用下面的方式来产生：always @( posedge clk or posedge rst )begin if ( rst == 1'b1 http://blog.ednchina.com/fy2k/13120/message.aspxfy2kMon, 01 Jan 2007 23:32:19 GMThttp://blog.ednchina.com/fy2k/12190/message.aspx最近刚忙完一个老逻辑项目的优化工作，把性能提升了一倍。节后马上又要开始一个新项目，难度很大，带宽有10G，6月份就要完工。估计元旦后的空闲时间又不多了，请大家谅解。to riple：时序分析和约束是一个非常基本和非常重要的工作，不过牵涉面比较大，今天就不说了，下一个专题就仔细讲讲。to wyc：也不http://blog.ednchina.com/fy2k/12190/message.aspxfy2kMon, 11 Dec 2006 23:13:24 GMThttp://blog.ednchina.com/fy2k/9787/message.aspx最近2周一直在忙一个逻辑优化工作，总共写了5000多行，外加所有的单元仿真和系统仿真。好累！现在要做系统仿真和上板测试了，估计最近2周晚上也没有空来更新了。另外，请大家在回复中提出自己关心的问题，我可以在后续的文章中一一答复。这样也有针对性一些。不然，我就怕写的太泛泛了。逻辑设计是一门实践的学科，很http://blog.ednchina.com/fy2k/9787/message.aspxfy2kTue, 05 Dec 2006 22:47:05 GMThttp://blog.ednchina.com/fy2k/9064/message.aspxHehe, 今天用了个手写板, 感觉还不错，虽然速度慢，但是可以练习写字，老用键盘都不会写字了。仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住！仿真分为单元仿真、集成仿真、系统仿真。单元仿真：针对每一个最小基http://blog.ednchina.com/fy2k/9064/message.aspxfy2kTue, 05 Dec 2006 22:47:01 GMThttp://blog.ednchina.com/fy2k/9063/message.aspxHehe, 今天用了个手写板, 感觉还不错，虽然速度慢，但是可以练习写字，老用键盘都不会写字了。仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住！仿真分为单元仿真、集成仿真、系统仿真。单元仿真：针对每一个最小基http://blog.ednchina.com/fy2k/9063/message.aspxfy2kTue, 28 Nov 2006 22:07:14 GMThttp://blog.ednchina.com/fy2k/8261/message.aspx首先回答一下：1）stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用system C或者system Verilog更好一些。2）同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。这次讲一下latch。latch的危害已经说过了，这里不再多说http://blog.ednchina.com/fy2k/8261/message.aspxfy2kFri, 24 Nov 2006 22:44:07 GMThttp://blog.ednchina.com/fy2k/7700/message.aspx很开心，终于有回复了！工作一直很忙，只能时不时的抽空上来写点东西了。关于上期的时钟树，可能说的不是很确切。这里的时钟树实际上泛指时钟方案，主要是时钟域和PLL等的规划，一般情况下不牵扯到走线时延的详细计算（一般都走全局时钟网络和局部时钟网络，时延固定），和ASIC中的时钟树不一样。对于ASIC，就必http://blog.ednchina.com/fy2k/7700/message.aspxfy2kTue, 21 Nov 2006 22:42:35 GMThttp://blog.ednchina.com/fy2k/7242/message.aspx对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。具体一些的设计细则：1）尽可能采用单一时钟；2）如果有多个时钟域，一定要仔细划分，千万小http://blog.ednchina.com/fy2k/7242/message.aspxfy2kSun, 19 Nov 2006 21:16:13 GMThttp://blog.ednchina.com/fy2k/7023/message.aspxFPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成，LE由LUT（查找表）和D触发器构成，RAM也往往容量非常小。现在的FPGA不仅包含以前的LE，http://blog.ednchina.com/fy2k/7023/message.aspxfy2k