1引言

信号源作为一种基本电子设备无论是在教学、科研还是在部队技术保障中，都有着广泛的使用。信号源作为一种通用电子测试仪器是我军进行高科技战争不可缺少的一种测试仪器。因此，从理论到工程对信号的发生进行深入研究，不论是从教学科研角度，还是从部队技术保障服务角度出发都有着积极的意义。随着科学技术的发展和测量技术的进步，对信号源的要求越来越高，普通的信号发生器已无法满足目前日益发展的数字技术领域科研和教学的需要。DDS技术是一种新兴的频率合成技术，他具有频率分辨率极高、频率切换速度快、切换相位连续、输出信号相位噪声低、可编程、全数字化易于集成、体积小、重量轻等优点。

根据DDS的特点将其应用于信号源中可以大大提高信号源的分辨率，而且可以有效的降低成本、缩小体积。

2　DDS的原理

如图1所示，将要产生的波形数据存入波形存储器中，然后在参考脉冲的作用下，对输入的频率数据进行累加，并将累加器输出的一部分作为读取波形存储器的地址，将读出的波形数据经D/A转换为相应的电压信号，D/A转换器输出的一系列的阶梯电压信号经低通滤波器波后便输出了光滑的合成波形的信号。

DDS的输出信号的频率为：

其中：fout为信号合成频率；fclk为参考时钟频率；ΔPhase为频率设置数据，也称为频率控制字N为相位累加器的位数。

DDS的频率分辨率即最低频率为：

所以只要N足够大，DDS可以得到很小的频率间隔。要改变DDS的输出信号的频率，只要改变ΔPhase即可。

根据奈奎斯特抽样定理，DDS的最大频率为：

3系统组成及工作原理

3.1波形发生器的主要技术指标

标准波输出：正弦波、方波、三角波、正锯齿波和梯形波。
任意波输出：1×4 096点（抽样）。
输出频率范围：0.000 1～5M Hz。
相对频率分辨率：10-3 Hz。
输出信号电压： 5Vp-p。
相位噪声：≤-90 dB/Hz。

3.2电路原理简介

从式（1）可知，要确定信号的输出频率只要确定了N，K（即ΔPhase）和fclk 三个参数即可。假设固定fclk，对K进行变化，由奈奎斯特定理可知为了保证其保真度，要求对波形进行至少8个点的取样。

从分析可知，波形库中存储波形幅值的数据越多，输出的波形越逼近实际波形，所以在设计电路时采用4 k×8 b大小的双口RAM。如果满足条件：至少取样8个点，则步进长度最大为K＝1 000 000 000 B(512)，以此步进长度和不变的参考频率fclk对波形库进行抽样时就得到的最大频率为fout ＝5M Hz。当K以步进为1进行抽样可以得到最低输出频率为fout＝9765.625Hz。从上述计算可知，输出频率范围为：9765.625～5 MHz。这样得到的频率上限能够满足条件，但频率下限太大，与给定的技术指标相差甚远。因此只单一的改变步进长度K来得到大范围的输出频率是不可能的。如果能够同时改变参考频率和步进长度，那么频率输出范围将大大扩大。

鉴于以上想法，在设计时将fclk进行分频，只要尽可能的扩大参考频率fclk的分频范围就可以降低输出频率的下限。本文采用24 b可编程分频器。因为外部时钟的频率为40 MHz，所以分频后最低参考频率为2.384 185 7 Hz，这时如果以最小步进长度K=1对波形库中的数据进行抽样,则能够得到最低输出频率为0.000 58 Hz。所以，经过改进后的任意波形发生器的输出频率范围为：0.000 58~5M Hz，这样的频率范围已经能够满足所给的技术指标，且提高了频率的分辨率，分辨率可达0.000 58 Hz。

3.3电路实现

系统在单片机控制下，通过逻辑器件EPM9320的控制，先将所需波形一个周期（或几个周期）的数据按RAM的大小进行抽样，将抽样点数据写入波形库（RAM）。根据键盘输入参数确定信号波形，并确定出计数器的步进长度K值和分频器的分频值M，并将结果送入逻辑控制芯片中，逻辑控制电路根据K值和M值读取库中的抽样点，经D/A转换后得到输出波形的模拟值。

因为IDT7134是12 b的，所以在设计时将计数器设计为一个12 b的地址计数器，这样可以保证地址计数器端口和双口RAM的地址端口一一对应，避免了舍位误差。又由于AD9713B是12 b 的，故需要两片双口RAM IDT7134，高8位、低4位各占一片。经转换后的模拟信号电压值很小，不便于滤波，因此还需要一个二级放大电路对输出信号进行放大。

整个电路设计共分为3个部分：逻辑控制部分、数模转换部分和放大电路部分。逻辑控制部分中的单片机完成对整个系统控制，逻辑器件EPM9320为读出波形库提供参考频率、对波形库数据的写入和读出的控制以及控制数模转换。电路实现框图如图2所示。

逻辑器件EPM9320是美国ALTERA公司开发生产的第三代阵列矩阵（MAX）结构的高性能在线可编程逻辑器件(CPLD)。他支持JTAG插口,本论文采用功能强大的MAX+PLUSⅡ 9.05开发环境完成在线编程。

4结语

波形发生器是电子系统的心脏，随着科学技术的发展，现代雷达系统和电子对抗系统对信号源的要求越来越高，提高信号源性能已经成为国内和国外工程师的主要方向。DDS是一种全新的频率合成技术，DDS的出现给信号源的研究开创了一个新的纪元，现在这种频率合成已在电子领域得到越来越多的应用。本文在研究DDS基本原理的基础上，完成了波形器的电路设计和编程。用这种方法设计的波形发生器结构简单，造价成本低，而且信号源输出信号的分辨率提高。此外，由于设计电路时使用了可编程逻辑器件，所以可以进一步扩展性能。设计中应着重注意线路板的布线方式，以减少外界干扰，降低输出信号的杂散。

直接数字式频率合成（DDS）技术是继直接频率合成和间接频率合成之后，随着数字集成电路和微电子技术的发展而迅速发展起来的第三代频率合成技术。DDS技术具有相对带宽宽、频率转换时间短、频率分辨率高等优点，输出相位连续，频率、相位和幅度均可实现程控，常用于高精度频率合成和任意信号发生。本文在发动机电控单元（ECU）硬件在环仿真系统的设计中，使用TMS320 LF2407A控制2片AD9852产生2路同步的任意信号，仿真发动机工作时的真实信号。

1 AD9852和TMS320LF2407A简介

AD9852是美国Analog Devices公司生产的新型直接数字频率合成器，具有频率转化速度快、频谱纯度高、工作温度范围宽、集成度高等特点。工作电压为3.3 V，片内有4～20倍可编程时钟乘法电路，系统最高时钟可达300 MHz,输出频率可达120 MHz，频率转化速度小于1μs。内部有12位D/A转化器、48位可编程频率寄存器和14位可编程相位寄存器，具有12位振幅调谐功能，能产生频率、相位、幅度可编程控制的高稳定模拟信号。

TMS320LF2407A是TI公司推出的一款定点DSP控制器，他采

用 高性能静态CMOS技术，使供电电压降为3.3 V，减小了控制器的功耗；指令最短为25 ns，具有较强的实时控制能力；片内有32 kB可加密的FLASH程序存储器、2.5 kB的RAM，500 ns转换时间的A／D转换器，片上事件管理器提供了可以满足各种电机控制要求的PWM接口和I／O功能，此外片内还集成了SPI，SCI和CAN控制器。

2 TMS320LF2407A与AD9852的硬件接口电路

在本系统中，TMS320LF2407A的功能是计算所要产生信号的波形参数，并发送控制字到AD9852内部的控制寄存器，以实现可编程的任意信号发生。数据的传输有串行、并行2种方式，串行传输速率最大为10 MHz，并行传输速率最大为100 MHz。为了节约DSP资源，在满足系统要求的前提下，采取串口连接方式，利用TMSLF2407A片内的串行外设接口（SPI）控制AD9852。接口电路的原理框图如图1所示。

                                   

3 AD9852的串行通信工作过程

AD9852的串行接口与TMS320LF2407A的SPI接口兼容，通过5个端口即可实现串行数据的传输控制。PRD/CSB是复用信号，在串行工作状态下CSB作为AD9852串行总线的片选信号，I/O RESET是串口总线复位信号，SCLK是串口时钟信号，系统采用的是2线串口通信模式，使用SDIO端口进行双向输入输出操作，I/O UD是更新时钟信号。串行通信工作的时序如图2所示。

                 

AD9852的串行通信周期分为2个阶段，SCLK的前8个上升沿对应于指令周期，在指令周期中，用户向AD9852的串口控制器发送命令字来控制随后进行的串行数据传输。数据传输周期从SCLK的第9个上升沿开始，输入数据在时钟上升沿写入，输出的数据则在时钟的下降沿读出。由串口传送的数据首先被写入I/O缓存寄存器中，当系统接收到有效的更新信号时，才将这些数据写入内部控制寄存器组，完成相应的功能。当完成了通信周期后，AD9852的串口控制器认为接下来的8个系统时钟的上升沿对应的是下一个通信周期的指令字。

当I/O SESET引脚出现一个高电平输入时，将会立即终止当前的通信周期，当I/O RESET引脚状态回到低电平时，AD9852串口控制器认为接下来的8个系统时钟的上升沿对应的是下一个通信周期的指令字，这一点对保持通信的同步十分有益。

4 2片AD9852同步工作

实现2片AD9852输出信号波形相位同步的关键是使他们工作在相同的系统时钟下，每个AD9852的系统时钟之间的相位误差最大不能超过1个周期。AD9852的系统时钟可由参考时钟直接提供，或将参考时钟通过内部的时钟倍频器放大而成。异步的更新时钟经过AD9852内部的边沿检测电路后与系统时钟同步，形成上升沿，触发内部控制寄存器更新内容。因此，要实现2片AD9852的同步，必须使其参考时钟与更新信号的上升沿同步。下面是确保2片AD9852同步工作需要注意的一些要点。

4.1 参考时钟信号

AD9852的参考时钟有差分输入和单端输入2种形式，由于差分时钟在脉冲边沿具有更短的上升和下降时间以及最小的抖动率，可以有效地降低2片 AD9852参考时钟间的相位误差，因此本系统采用了参考信号差分输入的方式。对于差分输入方式，输入端信号可以是方波或正弦波，推荐使用MAXIM公司的MAX9371，他可以将普通时钟信号转化成系统所需的差分时钟信号。为了实现参考时钟同步，令2片AD9852合用一个晶振，晶振输出的信号先分别传给两个差分时钟生成器，经过转化后输入2片AD9852。为了使每片AD9852参考时钟信号在传输过程中的延迟时间一致，PCB布线时必须确保时钟信号走线距离相同。

4.2 更新时钟信号

在对AD9852进行编程时，串行输入的数据被缓存在内部的I/O缓冲寄存器中，不会影响到AD9852的工作状态；在更新时钟信号的上升沿到来后，触发I/O缓冲寄存器把数据传送给内部控制寄存器，这时才能完成相应功能，实现对输出信号的控制。更新时钟信号的产生有2种方

式，一种是由AD9852芯片内部自动产生，用户可以对更新时钟的频率进行编程来产生固定周期的内部更新时钟；另一种是由用户提供外部更新时钟，此时 AD9852I/OUD引脚为输入引脚，由外部控制器提供信号。要实现2片AD9852同步，必须确保他们的更新时钟信号的上升沿同时来临，因此系统采取外部时钟更新的方式。使用DSP的一个I/O端口与AD9852的I/O UD相连接，可以通过软件的方式实现对更新时钟信号上升沿的精确控制。对外部更新时钟信号的布线要求同参考时钟一样。

4.3 参考时钟倍频器

AD9852的工作时钟高达300 MHz，为了降低时钟信号的干扰，系统应采用低频时钟信号源，然后通过AD9852片内的参考时钟倍频器，对外部参考时钟实现4~20倍频。参考时钟倍频器的锁相环电路有2个工作状态：锁定状态和获得锁定状态。在锁定状态，系统时钟信号和参考时钟信号可以保持同步。但当给AD9852发送控制指令时，在其参考时钟倍频器工作后的短暂时间内，锁相环不能立刻锁定，仍然工作在获得锁定状态。而此时传送到AD9852相位累加器的系统时钟周期的个数是不可控的，这可能导致2片AD9852的输出信号之间相位不同步，因此系统初始化以后，一定要先确保锁相环进入锁定状态，然后才能更新AD9852内部的各种控制字。AD9852片内锁相环锁定的典型时间约为400μｓ，建议至少留出1 ms时间使锁相环进入锁定状态。

5 AD9852的控制流程

(1)给系统上电，由DSP向AD9852发出复位信号，此信号需要至少保持10个参考时钟周期的高电平。

(2)将S/P SELECT置0，选择串行数据输入方式。

(3)依次给每个AD9852发送控制字，使每个AD9852工作状态由缺省的内部更新时钟模式改变成外部时钟更新模式。

(4)将AD9852时钟倍频器工作的控制字依次写入每个AD9852的I/O缓冲寄存器中，然后由DSP发出外部更新时钟，更新每个AD9852内部控制寄存器。

(5) DSP发出外部更新信号，至少等待1.0 ms时间使AD9852内部锁相环锁定。然后由DSP发送有关信号波形参数给AD9852，对他们的内部控制寄存器内容进行同步更新，使2片AD9852输出同步的模拟信号。

6 结语

使用DSP控制AD9852产生的爆震信号和凸轮轴信号，在精确度和实时性两个方面都能够满足发动机电控单元硬件在环仿真系统的要求。在此系统的基础上，可以进一步扩展为多片DDS同步使用，适用于更多硬件在环仿真系统。