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最新日志

发表于:2010/2/5 21:05:59
标签：pcb  

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将PCB设计进行到底

将PCB设计进行到底在当前岗位上，PCB设计本不是份内工作，但是所里的PCB设计部门那工作效率实在无法忍受，快过年了出差外协也很是不方便。手头的项目里三个板子还是蛮急的，希望年前都能发出去制板，无奈之下只能选择自己动手。过去自己设计的PCB两层板较多，大都是简单的数字信号板，基本不带大电流、模数混合或者高速（50M以上），所以大都没什么特别讲究，画出来的板子也都像模像样的工作。唯一一次做得6层板还只是一个简单的转接板，4个信号层光走简单的一个方向的线。于是这次…

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发表于:2010/1/18 22:06:19
标签：SOPC  CPU  CFI控制器互联  

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SOPC的CPU与CFI控制器互联

SOPC的CPU与CFI控制器互联Altera SOPC Builder提供了众多的FLASH控制器IP核，除了一些通用型号外，还有一个可配置的通用FLASH控制器IP核，称之为CFI（common flash interface controller core）。不得不承认，特权对SOPC的架构还是比较陌生的，还处于起点阶段，需要在不断的实战演练中加深认识和理解。对于这个CFI的配置也是花了一定时间才琢磨透。 如图1所示，添加CFI控制器。图1 用户需要根据实际情况在弹出的配置窗口中进行CFI控制器的地址线宽、数据位宽以及一些相关建立保持时间等参数的设置。…

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发表于:2010/1/11 18:55:57
标签：硬件  电路  灵活性  

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硬件电路设计的灵活性

硬件电路设计的灵活性 那天地铁上和老前辈聊的很欢畅，正好提到硬件设计的灵活性方面问题。也忽然想起前阵子帮助新同志调试FPGA下载配置电路时遇到的一连串啼笑皆非的故事，也确实感觉硬件电路的灵活性是蛮重要的。如果在原理验证期间的硬件电路设计有很高的灵活性，那么这也绝对算是硬件设计师经验的体现。 先说说这个啼笑皆非的故事吧，这里绝没有诋毁任何人的意思，也不是对任何人有偏见。毕竟我们也是从不懂到懂，从不会到会一步一步走过来的。一个Virtex II的百万门FPGA，BGA封装的…

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发表于:2010/1/3 21:52:02
标签：PQFP  焊接  

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PQFP焊接的一点教训

PQFP焊接的一点教训 这个惨案发生在2010年的第一天，由于特权同学一早准备到朋友家造访，但是心里还是蛮惦记着前一天拿到手的新板子，所以起了个早准备先动手焊接几个主要的芯片。 也许由于心急，也许由于太长时间不动烙铁了——手有些生了，cyclone2的PQFP240的焊接就给了我当头一棒。又是老办法拿着一大堆松香定位，然后就着松香上焊锡，拿着烙铁再来回的调整，焊锡确是给得太多了，一时半会也搞不定了。但是这来回的捣鼓，即便加上吸锡条也于事无补，更可恶的是居然将原本就脆弱的管…

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该用户于2010/1/3 22:05:56编辑过该文章

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发表于:2009/12/23 21:13:34
标签：JTAG  配置数据流  

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探秘JTAG

在边界扫描模式下（Boundary-Scan Mode），ISE的iMPACT是如何把后缀为.bit的配置信息传输到FPGA器件中呢？ 先引用两段ISE Help中相关概念的描述，让大家对bitstream和.bit这两个基本概念理解得更透彻一些。bitstreamA bitstream is a stream of data that contains location information for logic on a device, that is, the placement of configurable logic blocks (CLBs), input/output blocks (IOBs), tristate buffers (TBUFs), pins, and routing elements. The bitstream also includes empty placeholders that are filled with the logical states sent by the device during a readback. Only the memory elements, such as flip-f…

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发表于:2009/12/16 18:50:09
标签：IO  Buffer  

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浅析IO Buffer

浅析IO Buffer 在Xilinx FPGA Editor下查看工程中的一个输入接口dsp_cs_n的底层映射视图。如图1所示，从PAD到IBUF_inst到IMUX再到I（即最后的dsp_cs_n_IBUF）。这是Virtex器件的输入端口在默认情况下的一个输入路径。图1 下面再看在这个输入端口上添加了一个IBUF，例化如下： IBUF #( .IBUF_DELAY_VALUE("0"), // Specify the amount of added input delay for // the buffer, "0"-"16" (Spartan-3E/3A only) .IFD_DELAY_VALUE("AUTO"), // Specify the amount of added delay for input // register, "AUTO", "0"-"8" (Spartan-3E/3A only) .IOSTANDARD("DEFAULT…

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发表于:2009/12/2 20:27:28
标签：Xilinx  Timing  Analyzer  

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Xilinx Timing Analyzer使用札记

Xilinx Timing Analyzer使用札记 虽说当初刚接触FPGA的时候学的是ISE，但是真正深入学习还是在Quartus II平台上。现在项目需要，又得重新来玩转ISE了，虽说QII和ISE很多东西是相通的，不过还是有那么点操作上的差异在里头。用惯了TimeQuest的特权同学折腾起这个Xilinx Timing Analyzer也是一愣一愣的，好不适应。 花了点时间在Help上，还好这个Help的说明还是蛮到位的。列几个常用的技巧或者说是简单的操作以及特权同学遇到的问题在这里和大家一起学习和探讨。1. 四种时序分析查看方式。在同等条件下，其实…

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发表于:2009/11/24 19:04:39
标签：Virtex  CLKDLL  

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CLKDLL使用带来的思考

CLKDLL使用带来的思考 一直以为DCM和DLL说得都是一个东西，使用了才知道Xilinx的时钟管理策略还真得蛮多的，虽说基本的原理上都有点大同小异。图1 先说DCM，字面上理解就是数字时钟管理单元，主要完成时钟的同步、移相、分频、倍频和去抖动等。而DLL是数字延迟锁相环的意思，是通过长的延时线达到对时钟偏移量的调节，而这个调节是通过比对反馈回来的时钟信号实现同步输出的。DCM实际上不止DLL结构这么简单，它还包括了DFS\DPS\DSS等组件。官方的说法如下：The digital clock manager (DC…

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发表于:2009/11/21 12:44:16
标签：基于FPGA的快速系统原型开发  

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《基于FPGA的快速系统原型开发》CH3.3译

《基于FPGA的快速系统原型开发》CH3.3译 3.3 小节 本章讨论了优化高层次FPGA开发流程。这里指出并讨论了各个设计阶段的关键环节。开发实现优化的设计流程能够使设计团队降低甚至消除风险因素，达到最大的效率从而增大成功的几率。开发期间尽可能的减少或消除设计错误和疏忽是成功的快速系统开发的关键点。 为使开发效率最大化，设计团队必须充分了解整个设计流程，并在每个设计阶段有所展望，以确定当前的决策将对后续的设计阶段产生怎样的影响。设计团队应该制定并维护好详细的功能规格…

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发表于:2009/11/18 21:30:42
标签：FPGA  测试  问题  

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近期FPGA测试问题小结

近期FPGA测试问题小结 前一阵子做了两个FPGA工程的测试任务，做完了代码走读和功能仿真。发现了不少的问题，从问题报告里找了几条比较具有代表性的问题，有些问题确实很低级，但是不得不老调重弹。因为这些问题对于很多设计者来说都是共性的。希望列出来能给他人有一些的警示。1. 代码中的逻辑运算符和算术运算符没有区分清楚，即便是对于做软件的来说，这也算是很低级的错误了，尽管大多数时候这样的混淆不会影响功能的实现，但还是要规范。例如a = b || !c; 显然应该更改为a = b | ~c;2. 代码中的有…

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该用户于2009/11/18 21:31:15编辑过该文章

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发表于:2009/11/17 20:47:58
标签：EDA工具  工程备份管理  

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EDA工具的工程备份管理

EDA工具的工程备份管理 这里要说的不是版本管理，而是工程备份。在开发设计过程中，有时往往一个接手的工程耗时数月。相对于每天8小时的工作来说，设计者不可能总是保持连续的思路，因此每天甚至每一次大的更改前都有必要做一些工程的备份，以便不时之需，说白了就是给自己留一条后路嘛。最简单的当然是自己把整个工程打个压缩包，然后按时间命个名。不过，很多开发工具提供了这个功能。 在Quartus II中点击ProjectàArchive Project，弹出如图1所示对话框。Archive file name就是工程备份后的压缩包名…

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该用户于2009/11/17 20:48:02编辑过该文章

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发表于:2009/11/16 22:44:30
标签：基于FPGA的快速系统原型开发  

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《基于FPGA的快速系统原型开发》CH3.2.4译

《基于FPGA的快速系统原型开发》CH3.2.4译3.2.4 验证阶段 设计不仅必须实现既定功能且正常运转起来，也必须支持高效的设计集成、验证（调试）和维护。在设计流程的早期就必须考虑在设计过程中如何能够存取到整个设计及其各个独立单元的信号。在重大系统不进行拆分的情况下，调试时无法对开发系统进行检测或访问是很糟糕的事。应当在设计早期花精力放置一些关键设计元件（指示灯、开关、电源质量验证通道、测试插座、配置插座、地焊盘），以使得在设计的各个阶段都很容易的访问到需要的信…

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发表于:2009/11/11 13:36:55
标签：EDN  

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09亚洲电子展之EDN特写

不知道是不是第一天的缘故，10点到地方折腾了快一个小时才到展区，随手拍了两张照片，都是EDN的，呵呵……

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发表于:2009/11/9 23:16:20
标签：《基于FPGA的快速系统原型开发》  

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《基于FPGA的快速系统原型开发》CH3.2.3译

3.2.3 实现阶段 设计工具集是实现阶段重要的一部分。设计团队应该拥有一套能够舒服有效完成相应工作的工具集，这些工具集不一定是最好的，只要合适日程、任务和工作环境要求即可。如果设计团队没有当前工作最适用的工具集，可以对何时具备合适的工具制作一份日程表，以帮助设计团队保持热情和动力。 尽可能的减少影响设计的各种因素，因此设计进行中最好能够使用一套统一的软件工具集。这通常要求在整个设计阶段使用相同的软件工具集进行设计。软件版本的更新通常应该在不同的工程之间。如…

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该用户于2009/11/10 18:51:53编辑过该文章

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发表于:2009/11/6 21:51:45
标签：Virtual  Pin  

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Virtual Pin

Virtual Pin记得之前在FPGA/CPLD助学小组里有网友提出过在Quartus II编译完成后的Flow Summary里出现的Virtual Pin，如图1所示。那它到底是怎么回事呢？图1 Flow Summary Virtual Pin即虚拟管脚。在实际应用中，通常对于一个大的设计工程，Team Leader会将整个工程划分几个模块分别交给数位工程师完成。而对于一个固定的工程，它所使用的总的I/O数量是预先按需求定义好的，也就是说最终要使用的FPGA器件的I/O数量是一定要满足要求的。但是，在划分的几个模块中，它们之间也许不仅有需要分配给实际I/O的信…

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