ilove314的博客精华 -- EDN电子设计技术

• 永远忠于年轻时的梦想 [03/14]
• Virtual JTAG仿真操作 [03/12]
• 项目日志5——AD调试（Virtual JTAG接收窗口） [03/08]
• 项目日志4——AD调试（Virtual JTAG） [02/28]
• 0与1之间 [02/11]
• 集成NIOS2自定义组件 [02/10]
• 将PCB设计进行到底 [02/05]
• SOPC的CPU与CFI控制器互联 [01/18]
• Xilinx Timing Analyzer使用札记 [12/02]
• CLKDLL使用带来的思考 [11/24]
• 《基于FPGA的快速系统原型开发》CH3.3译 [11/21]
• 近期FPGA测试问题小结 [11/18]
• EDA工具的工程备份管理 [11/17]
• 09亚洲电子展之EDN特写 [11/11]
• Virtual Pin [11/06]
• 工程更改管理 [11/03]
• Altera网站资源大搜罗 [10/31]
• SF-EP1C玩出新花样 [10/29]
• 《基于FPGA的快速系统原型开发》CH3.2.2译 [10/23]
• Virtex下载电路调试 [10/21]
• 硬件设计杂感 [10/18]
• 基于Quartus II的在线调试方法 [10/15]
• 《基于FPGA的快速系统原型开发》CH3.2.1译 [10/08]
• 大话存储器——存储器无处不在 [10/08]
• Altium Designer打印设置 [09/25]
• 《基于FPGA的快速系统原型开发》CH3.2译 [09/20]
• 《ModelSim SE Command Reference》笔记1 [09/18]
• 《基于FPGA的快速系统原型开发》CH3.1译 [09/13]
• 《基于FPGA的快速系统原型开发》CH3译——前言 [09/11]
• 底层硬件如何实现浮点运算 [09/10]
• 基于FPGA的跨时钟域信号处理——借助存储器 [09/05]
• recovery时序优化一例 [08/26]
• 基于FPGA的跨时钟域信号处理——亚稳态 [08/23]
• 基于FPGA的跨时钟域信号处理——专用握手信号 [08/19]
• FPGA电源的旁路电容值计算 [08/17]
• 使用JTAG方式配置EPCS芯片 [08/12]
• 时钟相关概念 [08/11]
• Cyclone II的DDR SDRAM接口实现 [08/06]
• 基于FPGA的跨时钟域信号处理——同步设计的重要 [07/24]
• case与if…else优化（续） [07/23]
• case与if…else优化 [07/21]
• 基于FPGA的跨时钟域信号处理——MCU [07/05]
• 经典三星SDR SDRAM读写verilog代码分享 [07/03]
• SD卡里的BMP [05/19]
• BMP格式解析 [05/10]
• SD卡初步调试 [05/09]
• 解析FAT16文件系统 [05/03]
• VGA数码相框DIY计划 [05/02]
• 整流桥电路测试 [05/02]
• 基于TimeQuest的reg2reg之Th分析 [04/28]
• 感受 Winter09 [04/27]
• 逻辑分析仪我也DIY（三）—PLL后复位问题 [04/16]
• Cyclone M4K移位寄存器使用 [04/13]
• Writing testbench——文件调用 [04/01]
• Cyclone器件全局时钟尽在掌控 [03/21]
• Writing testbench——防止同时调用task [03/19]

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