用系统级方法实现SiP设计

本文详细描述了SiP的各种系统级设计方法和各自的应用领域，包括堆叠式芯片结构、相邻解决方案、芯片叠加技术(CoC)以及三维通孔堆叠式结构。

蜂窝电话和数码相机的迅速普及以及它们对小型半导体封装尺寸的要求使得系统级封装(SiP)解决方案变得越来越流行。但SiP的优势不仅仅在尺寸方面。因为每个功能芯片都可以单独开发，而系统级芯片(SoC)必须作为大型的单芯片设计来开发，因此SiP具有比SoC更快的开发速度和更低的开发成本。

早在2001年，SiP解决方案就建立在了功能芯片的基础上，这些功能芯片针对单芯片封装经过验证、设计和尝试。但由于这些功能芯片原本是为芯片级封装而设计，这样的解决方案在SiP开发中会产生严重的问题。因为当两个芯片进行堆叠时，它们的焊点经常无法对齐。有时对应的焊点会位于这两个芯片相对的两侧，此时需要通过插入器进行信号布线。

通过多层封装插入器完成的信号连接有很大的缺陷。由于走线长度的增加，信号完整性会降低。另外，封装插入器的成本也很高。为了克服这些缺点，设计工程师开发出了焊点位置适合更短走线连接的SiP芯片。例如，存储器接口焊点放在逻辑芯片的上侧和下侧，连接到外部引脚的信号焊点放在左右两侧。如果存储器芯片是长方形的，可以将焊点移到长度较短的两条边上。然后就可以沿一个方向将逻辑芯片和存储器芯片堆叠起来，将存储器芯片的短边连接到具有存储器接口焊点的逻辑芯片的上下两侧。

另外，当需要整合用不同晶圆工艺和不同代的加工工艺生产出来的芯片时，广泛使用相邻SiP封装技术。例如，在汽车应用中的相邻SiP就可能包含了采用逻辑晶圆制造工艺生产的信号处理器和采用模拟晶圆制造工艺生产的实际驱动器芯片。在这种情况下，可以用新一代晶圆工艺改善信号处理器的性能和成本，而驱动器芯片仍保持使用稳定的晶圆工艺，因为它需要长期工作在12V电压下。由于新一代工艺不能处理更高的电压，这时SiP就成了这种芯片组合的最佳候选方法。

同时提供模拟和数字功能的封装解决方案还会引起另外一个问题。如果模拟芯片包含信号输入接收器或输出驱动器功能，那么信号、幅度和极性首先要受数字芯片控制，然后通过模拟芯片。这种组合通常是一种串行连接，通常模拟芯片尺寸要小于数字芯片。如果这些整合使用堆叠式芯片结构，那么模拟芯片应放在数字芯片上面。

信号会从数字芯片焊点出来，通过与封装插入器相连接的信号线经过模拟芯片，这样信号就可以在模拟和数字芯片间传输。此时相邻SiP是更好的选择。

图：为了满足移动设备的性能、功耗和尺寸的要求，芯片叠加(CoC)方法不再采用金线连接，而是采用凸块连接方式。

芯片叠加技术

相邻SiP解决方案看起来很象以前的微型多芯片模块，但原始单芯片性能的提高要求增加子芯片。SiP中芯片堆叠的想法最初来自于缩小整体封装尺寸的要求。可以将数码相机当作近来同时要求高性能和小尺寸的典型应用例子。目前流行的数码相机通常具有500万像素传感器，但几年前典型的传感器只有100万像素，也即这几年来要求的性能提高了五倍，同时要求降低所需功耗，确保目前数字相机有更长的电池寿命。为了满足这些看似矛盾的要求，许多公司开发出了芯片叠加(CoC)技术。采用这种技术后，在逻辑和存储器芯片之间不再采用金线连接，而是采用凸块连接方式。

由于逻辑芯片和存储器之间没有金线连接，因此信号数据传输速度能够变得更快。CoC方法也能降低功耗，并具有专用I/O缓冲。一般的双倍数据速率存储器总线上每个信号管脚焊点要求2.5V信号摆幅、50mA最大电流和125mW最大功率。当使用专用I/O缓冲时，与传统130nm供电电压相同的1.2V信号摆幅将成为合适的选择。

由于I/O缓冲负载只是点到点连接，因此可能只使用十分之一的电流。最终，工作频率可以提高五倍，电压降低一半，电流降到十分之一，功耗只有四分之一。另外一个额外好处是芯片尺寸将变得更小。

随着用于逻辑芯片的新一代晶圆工艺的发展以及对更多存储容量需求的增长，存储器芯片尺寸看起来将超过逻辑芯片尺寸。这意味着将没有裸露的焊点区域可以用来建立外部管脚用的连接。超先进电子技术协会(ASAET)定义的三维通孔堆叠结构可以解决这个问题。由于采用这种技术后会使逻辑芯片和堆叠存储器芯片在三维通孔基底中建立很短的连接路径，因此即使小型逻辑芯片也能够在不降低信号完整性的前提下处理很大的存储容量。

这一领域的开发工作才刚刚展开，新方法和新技术层出不穷。例如，设计师可以选择与存储器芯片一样大小的逻辑芯片，并使用三维通孔基底将它与存储器芯片堆叠在一起。通过这样重复逻辑芯片和堆叠存储器芯片结构，设计师最终可以创建一个具有"巨大存储容量"的SiP。

SiP解决方案有多种形式，包括旨在缩小外形尺寸的堆叠式芯片结构，适合I/O端接功能芯片的相邻解决方案，适合低功耗高频率工作的CoC以及用于大容量存储器的三维通孔堆叠式结构。

过去，SiP的主要优势在于很短的开发交付时间，但最近的可行性研究表明，SiP还能提供与SoC相似的性能。另外，SiP允许不同晶圆工艺的芯片存在于同一解决方案中，因此使得SiP不仅只是一种封装，而且是一个真正的系统。

作者：Mamoru Kajihara

高级封装工程经理

NEC电子

Han Park

高级封装工程经理

NEC电子美国公司

满足小体积和高性能应用需求的层叠封装技术

长时间以来，多芯片封装(MCP)满足了在越来越小的空间里加入更多性能和特性的需求。很自然地就会希望存储器的MCP能够扩展到包含如基带或多媒体处理器等ASIC。但这实现起来会遇到困难，即高昂的开发成本以及拥有/减小成本。如何解决这些问题呢？层叠封装(PoP)的概念逐渐被业界广泛接受。

从MCP到PoP的发展道路

在单个封装内整合了多个Flash NOR、NAND和RAM的Combo(Flash+RAM)存储器产品被广泛用于移动电话应用。这些单封装解决方案包括多芯片封装(MCP)、系统级封装(SiP)和多芯片模块(MCM)。

刚开始时移动电话中的MCP整合的芯片，比如8Mb的Flash和2Mb的SRAM，以现在的眼光来看密度较低。随着移动电话对存储器要求的提高，闪存的密度也随着NOR Flash的增多和NAND Flash的引入而增加，SRAM也被PSRAM所取代。

在体积越来越小的移动电话中提供更多功能的需求是MCP发展的主要驱动力。然而，开发既能增强性能又要保持小型尺寸的解决方案面临着艰巨的挑战。不仅尺寸是个问题，性能也存在问题，如当要与移动电话中的基带芯片组或多媒体协处理器配合工作时，要使用具有SDRAM接口和DDR接口的MCP存储器。

SoC SoC的基本概念是在同一片裸片上集成更多的器件，以达到减少体积、增强性能和降低成本的目的。但在项目生命周期非常短、成本要求非常苛刻的移动电话市场，SoC解决方案有很大的局限性。从存储器配置的角度看，不同类型的存储器需要大量逻辑，掌握不同的设计规则和技术是非常大的挑战，会影响开发时间和应用所要求的灵活性。

SiP 从裸片角度看，保持基本组件的独立并用不同技术进行制造可以解决上述问题。存储器和ASIC可以组装在同一封装中。但有两个主要问题需要考虑。

1. SiP生产成本与良品率的关系

在开发任何配置的MCP时，最终封装和制造的良品率等于MCP中所有单元的良品率的乘积。为了举例说明这一原则，我们假设每个元件的良品率是90%，当MCP由4片裸片组成时，总的良品率就是90%x90%x90%x90%=65%。很明显这么低的良品率无法实施大批量生产，特别是服务于对成本有连续压力的很大批量的消费市场时。在采用MCP配置时已知良好芯片(KGD)是一种常用的做法，可以将良品率保持在一个可接受的水平。

根据功能和规格要求，存储器和基带器件约占移动电话25%的BOM。整合了存储器和基带器件或协处理器的SiP成本较高，如果SiP内部任一器件不能满足规格要求，那么整个SiP都会被拒收和舍弃。

2. SiP的灵活性不够

SiP的推出还受限于当时组件的可用情况。为了获得有竞争力的解决方案，所有组件必须从一开始就用最具成本效益的技术进行生产。

对ASIC和存储器来说，开发资源和所需的时间有很大的区别，因此情况变得更加复杂。在许多情况下，这些器件是由不同公司生产的，也就意味着同时获得它们相当困难。只有产品种类丰富的半导体供应商才能从公司内部提供大多数器件，满足时间上的要求。

一旦SiP开发出来并开始向移动电话制造商正式供货后，如果因为有新技术可使成本降低而想修改SiP中任何一个组件时，将要求对整个SiP进行重新认证。这是一个漫长而昂贵的过程。

PoP概念介绍

PoP概念将ASIC与存储器分离开来，从而可以采用不同的途径对ASIC和存储器分别进行开发和推出。这个解决方案是通过在一个封装顶部组装另一个封装实现的。顶层封装的焊球直接绑定在底层封装上表面的连接焊盘上(如图1所示)。

图1：POP的横截面图。

底层(下层)封装一般包含ASIC形式的基带器件或多媒体处理器(如有需要时，底层封装也可以使用存储器模块，以实现存储器的多重堆叠)。顶层(上层)封装一般包含多个存储器件(Flash和RAM)。

与双封装解决方案相比，PoP解决方案可以显著节省PCB的面积。同样重要的是，两个器件的相邻意味着性能可以得到优化。在使用100MHz以上的存储器接口时，对封装设计中的信号和电源线需要使用专门的指导和技术才能确保信号完整性。封装特性在系统的总体性能中起着重要的作用。设计验证和并发仿真技术曾经是系统设计中的一部分，现在也可用于PoP开发。

PoP开发所面临的关键问题

1. 标准化

PoP解决方案允许制造商分别从不同的供应商那里获得底层和顶层封装。随着许多新技术的发展，可能会出现各种提案，比如各个封装的物理尺寸和引出球。

在JDEC标准中，针对封装有物理尺寸和电气球引出等多种可变选项。选择采用何种标准取决于顶层和底层封装的可用性。JDEC标准JC63涵盖了引出球和总线组合，而JDEC标准JC11涵盖了机械尺寸。

2. 物理尺寸

封装尺寸决定了PCB上占用的面积，封装厚度由A1+A2+A3组成的外形轮廓构成，如图1所示。

需要保持整个封装的高度，同时要考虑顶层封装的绝缘A2，从而确定底层裸片和模帽的可用空间。封装球以双排形式安排在四周。

如图2所示，尺寸D和E提供了封装体的大小，e和b定义了球间距和球直径。减少球尺寸和球间距可以在给定的参数条件下引出更多的信号，从而允许提供更多的功能。更精细的球尺寸和球间距封装正在开发中，并将被收录进JDEC标准。

图2：JDEC标准中定义的POP封装的尺寸

3. 可制造性

在表贴技术(SMT)生产线中的普通球栅阵列(BGA)封装上使用PoP时需要考虑两个主要因素：预回流和后回流的球高度，最终将由它确定图1所示的绝缘A2；在设备温度范围和回流温度曲线内顶层和底层的翘曲特性。

本文小结

PoP可以满足小体积和高性能的应用要求，其内部元件可以采用独立的开发路径。另外由于两个器件可以分离，因此比SiP或SoC解决方案有更大的灵活性。

对系统设计师来说，PoP解决方案降低了空间要求，提高了存储器的灵活性。在制造过程中，它允许对复杂的存储器系统和逻辑器件分别推出和测试，从而简化了高性能移动多媒体产品的组装流程。

作者：

Vijay Malhi

区域行销主管

亚太区存储器产品部

意法半导体

芯片封装技术介绍

自从美国Intel公司1971年设计制造出4位微处a理器芯片以来，在20多年时间内，CPU从Intel4004、80286、80386、80486发展到Pentium和PentiumⅡ，数位从4位、8位、16位、32位发展到64位;主频从几兆到今天的400MHz以上，接近GHz;CPU芯片里集成的晶体管数由2000个跃升到500万个以上;半导体制造技术的规模由SSI、MSI、LSI、VLSI达到 ULSI。封装的输入/输出（I/O）引脚从几十根，逐渐增加到几百根，下世纪初可能达2千根。这一切真是一个翻天覆地的变化。
　对于CPU，读者已经很熟悉了，286、386、486、Pentium、Pentium Ⅱ、Celeron、K6、K6-2 ......相信您可以如数家珍似地列出一长串。但谈到CPU和其他大规模集成电路的封装，知道的人未必很多。所谓封装是指安装半导体集成电路芯片用的外壳，它不仅起着安放、固定、密封、保护芯片和增强电热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接。因此，封装对CPU和其他LSI集成电路都起着重要的作用。新一代CPU的出现常常伴随着新的封装形式的使用。
芯片的封装技术已经历了好几代的变迁，从DIP、QFP、PGA、BGA到CSP再到MCM，技术指标一代比一代先进，包括芯片面积与封装面积之比越来越接近于1，适用频率越来越高，耐温性能越来越好，引脚数增多，引脚间距减小，重量减小，可靠性提高，使用更加方便等等。
　下面将对具体的封装形式作详细说明。

一、DIP封装
　70年代流行的是双列直插封装，简称DIP(Dual In-line Package)。DIP封装结构具有以下特点:
1.适合PCB的穿孔安装;
2.比TO型封装(图1)易于对PCB布线;
3.操作方便。
　DIP封装结构形式有:多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP(含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式)，如图2所示。
　衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好。以采用40根I/O引脚塑料包封双列直插式封装(PDIP)的CPU为例，其芯片面积/封装面积=3×3/15.24×50=1：86,离1相差很远。不难看出，这种封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。
　Intel公司这期间的CPU如8086、80286都采用PDIP封装。

二、芯片载体封装
　80年代出现了芯片载体封装，其中有陶瓷无引线芯片载体LCCC(Leadless Ceramic Chip Carrier)、塑料有引线芯片载体PLCC(Plastic Leaded Chip Carrier)、小尺寸封装SOP(Small Outline Package)、塑料四边引出扁平封装PQFP(Plastic Quad Flat Package)，封装结构形式如图3、图4和图5所示。
　以0.5mm焊区中心距，208根I/O引脚的QFP封装的CPU为例，外形尺寸28×28mm，芯片尺寸10×10mm，则芯片面积/封装面积=10×10/28×28=1：7.8，由此可见QFP比DIP的封装尺寸大大减小。QFP的特点是:
1.适合用SMT表面安装技术在PCB上安装布线;
2.封装外形尺寸小，寄生参数减小，适合高频应用;
3.操作方便;
4.可靠性高。
　在这期间，Intel公司的CPU，如Intel 80386就采用塑料四边引出扁平封装PQFP。

三、BGA封装
　90年代随着集成技术的进步、设备的改进和深亚微米技术的使用，LSI、VLSI、ULSI相继出现，硅单芯片集成度不断提高，对集成电路封装要求更加严格，I/O引脚数急剧增加，功耗也随之增大。为满足发展的需要，在原有封装品种基础上，又增添了新的品种——球栅阵列封装，简称BGA(Ball Grid Array Package)。如图6所示。
　BGA一出现便成为CPU、南北桥等VLSI芯片的高密度、高性能、多功能及高I/O引脚封装的最佳选择。其特点有:
1.I/O引脚数虽然增多，但引脚间距远大于QFP，从而提高了组装成品率;
2.虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接，简称C4焊接，从而可以改善它的电热性能:
3.厚度比QFP减少1/2以上，重量减轻3/4以上;
4.寄生参数减小，信号传输延迟小，使用频率大大提高;
5.组装可用共面焊接，可靠性高;
6.BGA封装仍与QFP、PGA一样，占用基板面积过大;
　Intel公司对这种集成度很高(单芯片里达300万只以上晶体管)，功耗很大的CPU芯片，如Pentium、Pentium Pro、Pentium Ⅱ采用陶瓷针栅阵列封装CPGA和陶瓷球栅阵列封装CBGA，并在外壳上安装微型排风扇散热，从而达到电路的稳定可靠工作。

四、面向未来的新的封装技术
　BGA封装比QFP先进，更比PGA好，但它的芯片面积/封装面积的比值仍很低。
Tessera公司在BGA基础上做了改进，研制出另一种称为μBGA的封装技术，按0.5mm焊区中心距，芯片面积/封装面积的比为1:4，比BGA前进了一大步。
　1994年9月日本三菱电气研究出一种芯片面积/封装面积=1:1.1的封装结构，其封装外形尺寸只比裸芯片大一点点。也就是说，单个IC芯片有多大，封装尺寸就有多大，从而诞生了一种新的封装形式，命名为芯片尺寸封装，简称CSP(Chip Size Package或Chip Scale Package)。CSP封装具有以下特点:
1.满足了LSI芯片引出脚不断增加的需要;
2.解决了IC裸芯片不能进行交流参数测试和老化筛选的问题;
3.封装面积缩小到BGA的1/4至1/10，延迟时间缩小到极短。
　曾有人想，当单芯片一时还达不到多种芯片的集成度时，能否将高集成度、高性能、高可靠的CSP芯片(用LSI或IC)和专用集成电路芯片(ASIC)在高密度多层互联基板上用表面安装技术(SMT)组装成为多种多样电子组件、子系统或系统。由这种想法产生出多芯片组件MCM(Multi Chip Model)。它将对现代化的计算机、自动化、通讯业等领域产生重大影响。MCM的特点有:
1.封装延迟时间缩小，易于实现组件高速化;
2.缩小整机/组件封装尺寸和重量，一般体积减小1/4亓考跚?/3;
3.可靠性大大提高。
　随着LSI设计技术和工艺的进步及深亚微米技术和微细化缩小芯片尺寸等技术的使用，人们产生了将多个LSI芯片组装在一个精密多层布线的外壳内形成MCM产品的想法。进一步又产生另一种想法:把多种芯片的电路集成在一个大圆片上，从而又导致了封装由单个小芯片级转向硅圆片级(wafer level)封装的变革，由此引出系统级芯片SOC(System On Chip)和电脑级芯片PCOC(PC On Chip)。
随着CPU和其他ULSI电路的进步，集成电路的封装形式也将有相应的发展，而封装形式的进步又将反过来促成芯片技术向前发展。 

堆叠封装的最新动态

1 种类越来越多

1.1 种类

由于堆叠封装尚未标准化，所以各IC公司和封装厂商根据自己的专利、技术和理解定义了众多与堆叠相关的封装种类，但每一种堆叠封装都侧重于某个特定的方面。

1.1.1 侧重于功能

若侧重于功能，则有系统级封装（Sip：system in a Package）[1]、多芯片封装（MCP：Multi Chip Package）、芯片尺寸模块封装（CSMP：Chip Size Module Package）等。SiP是强调在一个封装中含有一个系统，该系统可以是一个全系统或一个子系统，ITRS 2003称SiP是第4次封装革命，在IC封装领域，SiP是最高级的封装，SiP与SoC的关系是：SiP涵盖SoC，SoC简化SiP。MCP是侧重在一个封装中堆叠多个芯片，目前主要指多个存储器芯片的堆叠，所以在这个封装中含有存储器子系统，主要用于手机，CSMP是强调无源元件与有源器件的堆叠，以获得模拟和数字功能的最优化。

1.1.2 侧重于技术

若侧重于技术，则有芯片堆叠封装（SCP：Stacked Chip Package或SDP：Stacked Dices Package）、封装堆叠封装（PiP：Package in Package Stacking；PoP：Package on Package Stacking）。SCP是强调两个以上芯片的堆叠，它包含多芯片封装（MCP）、堆叠芯片尺寸封装（SCSP：Stacked Ships Size Package）、超薄堆叠芯片尺寸封装（UT－SCSP：Ultra Thin－Stacked Chips Size Package）[2]等，SCSP是强调堆叠的芯片尺寸有规定的要求；UT－SCSP是强调堆叠的芯片尺寸和厚度有规定的要求，它们之间的关系是：MCP涵盖SCSP，SCSP是MCP的延伸，UT－SCSP是SCSP的最新发展，UT－SCSB是目前尺寸最小、密度最高、成本最低的最先进堆叠封装之一。PiP/PoP是强调一个封装在另一个封装上的堆叠。

1.1.3 侧重于空间

若侧重于空间，则有三维封装、三维堆叠式系统立方体封装（SIC）、超级智能堆叠（Super Smart Stacked Package）的3D封装等，3D封装是强调在芯片正方向上的多芯片堆叠，实际上它也是一种堆叠封装，目前正在从芯片堆叠封装向封装堆叠方向发展。[3]SIC是强调标准尺寸1cm3的功能模块堆叠，超级智能堆叠的3D封装是强调采用自装配技术堆叠已知好的芯片（KGD：Know Good Dice）。

1.2 SiP

SiP是在一个封装中堆叠多个不同类型的芯片，如SoC、微型逻辑芯片和存储器芯片等，在功能上达到一个系统的水平，SiP正在朝着堆叠更多芯片、面积更小、高度更薄方向发展，目前芯片堆叠一般采用金字塔式堆叠，见图1（a），[4]它可使金丝键合变得十分容易。2004年11月在IMAPS召开的国际微电子研讨会上，SiP协会的研究术家推出一种V形堆叠的线上芯片（COW）技术，见图1（c），增加了无源芯片集成的选择数量。图1（b）的芯片之间是一层"中间介电层"，其厚度比芯片薄，同时在COW键合工艺中，键合金丝为空气提供了逸出的路径。

瑞萨是SiP领域的佼佼者，从2000年起体SiP器件，2004年Sip出货量达5000万块，2005年10月达1亿块，成为全球SiP出货量最多的公司，计划2008年超过3亿块，该公司将SiP整个产品线定位于SiP解决方案的范畴，成立了系统解决方案（SiP）开发中心，作为专攻SiP业务的统一组织机构，2005年11月起该公司接受新DDR SDRAM SiP订单，它是堆叠瑞萨高性能MPU逻辑LSI芯片的多存储器器件，它具有如下优点：

（1）避免用户进行复杂的总线连接设计，节省产品开发成本和时间；

（2）减少无源器件数量，具更低功耗；

（3）稳定的高速运行，实现EMI（电磁干扰）噪声全面降低。

瑞萨在北海道Hakodate工厂量产5片堆叠SiP，2006年其高度达1.2mm，2007年采用下一代Chip Stack处理技术，其高度降至1.0mm而，该公司正在研制90/65nm新型SiP器件，具有高频接口、高密度存储和更低噪声。

英特尔在上海成立中国封装技术研发中心，主攻SiP，2005年推出高度为1.2mm5片堆叠SiP，并研发8片堆叠SiP，其高度仍为1.2mm。

飞利浦于2005年初推出用于WiFi手机的SiP，将所有RF器件及外围器件全部堆叠在一个封装中，目前已推出用于电视手机的SiP。

三星已推出用于手机的SiP，堆叠处理器C2442与64/128Mb闪存芯片。

1.3 超级智能堆叠的3D封装

日本Tohoku大学在2005年国际电子器件会上，提出超级智能堆叠的3D封装，该封装技术避免将芯片直接堆叠，而且采用自装配技术堆叠已知好的芯片，从而提高3D封装的总良率，他们已采用这封装技术推出10片存储器的3D SRAM测试芯片。

1.4 PoP

随着移动多媒体的普及，它们要求更快数字信号处理、更大存储容量和灵活的新型存储架构，PoP正好可满足这一要求，尤其在堆叠复杂逻辑器件和存储器器件方面，PoP是一种新兴的、成本最低的堆叠封装解决方案。在底层封装中集成高密度的数字或混合信号逻辑器件，如基带、应用或多媒体处理器，在顶层封装中可堆叠（SCSP）高密度或组合存储器器件，如DRAM或闪存。这种PoP封装可使设计人员在几周内将支持PoP内存封装和支持PoP的逻辑芯片堆叠在一起，提高了良率，简化了产品测试，缩短了产品上市时间并提高了成本效率，闪存厂Spansion和无线解决方案厂商Atheros共同推出面向双模手机的闪存＋WLAN（无线局域网）的PoP封装，Spansion提供面积为12mm×12mm、128球引脚、0.65mm引脚中心间距、5片不同存储器芯片堆叠的顶层封装；Athoros提供面积为12mm×12mm、376球引脚、0.5mm引脚中心间距、802.11a/g和802.11g移动WALN芯片堆叠的底层封装，这种顶层封装与底层封装堆叠起来的PoP大大节省了占板面积，其占板面积为160mm2，若采用分离芯片的占板面积为800mm2，Spansion还向客户提供支持PoP的顶层封装、它是面积为12mm×12mm，128球引脚、0.65mm引脚中心间距，8片不同存储器芯片堆叠起来的封装。由于它具有较短的线路长度和较低的总线电容，有助于克服133M赫兹DDR内存解决方案的信号完整性和定时问题，面积为15mm×15mm的PoP也开始供货。

2 市场越来越大

手机、数码相机等便携式电子产品的需求日益增大，促进了堆叠封装市场迅速发展，据Information Network预测，2005年高密度封装（HDP）市场出货量15亿块，比上年增长32％；2006年18亿块，增长21％。HDP市场主要包括MCP和SiP等堆叠封装。HDP市场以通信应用为主，2003年通信应用占市场份额的82.9％。消费类电子应用占11.0％。又据isuppli预测，全球2001－2008年MCP内存销量年复合增长率为23.6％，销售额年复合增长率为25％，2005年全球MCP内存销量4.13亿块，销售额48.71亿美元；2006年销量4.96亿块，销售额57.84美元。

3 高度越来越薄

目前堆叠封装中2－3片的堆叠最普遍，4－5片的堆叠最经济。2005年2片闪存、RAM、逻辑器件芯片的堆叠高度为1.2mm，2005年达到1.0mm，2007年将达0.5mm，2005年5片存储器芯片或闪存、RAM和处理器芯片的堆叠封装高度为1.2mm，2006－2007年可达1.0mm，目前8片存储器芯片或闪存、RAM和处理器芯片的堆叠高度为1.4mm左右，其中ST微电子每芯片厚度为40μm，英特尔每芯片厚度为50μm，瑞萨每芯片厚度为75/50μm，见表1。8片堆叠封装要解决芯片脆断，芯片电气和机械性能保持不变，金丝球焊过程中参数制定及老化问题，降低堆叠封装高度的关键是圆片的减薄，目前一般综合采用研磨，深反应离子刻蚀法（DRIE）和化学机械抛光法（CMP）等工艺，通常减薄至50μm左右，目前减薄技术可将圆片减薄至10－15μm，但为确保电路的性能和芯片的可靠性。业内人士认为圆片减薄的极限为20μm左右。

4 功能越来越多

目前SiP堆叠存储器芯片无疑很成功，即MCP；正在堆叠闪存、RAM和处理器芯片，未来将堆叠SoC、WiFi、RF的传感器等多种芯片，用于SiP的SoC应注意如下问题：

（1）芯片配置必须优化；

（2）必须确定最佳I/O引线布局；

（3）I/O缓冲器长度必须适当；

（4）设计与构件合适的器件测试电路。

2005年底ST微电子采用MCP推出用于新一代手机的专用NOR闪存子系统，它含90nm512Mb NOR闪存，这种新型512Mb NOR闪存芯片采用90nm、MLC（多电平单元）和多区块体系结构等技术，其读取速率133M赫兹，编程速率0.5Mbps，这种专用NOR闪存子系统在一个封装内堆叠512Mb NOR闪存芯片/256Mb NOR闪存芯片和PSRAM（伪静态随机存取存储器）或LPSDRAM（低功率同步动态随机存取存储器），如：1）M36POR9060（512Mb NOR闪存＋64Mb PSRAM；售价12美元）；2）M36POR9070（512Mb NOR 闪存＋128Mb PSRAM，售价14美元）；3）M39POR9070（512Mb NOR闪存＋128Mb LPSDRAM，售价13美元）；4）三片1Gb NOR闪存堆叠；5）多片256Mb NOR闪存堆叠等，该公司还推出三频GSM/GPRS收发器SiP，在一个集成无源和有源器件IPAD芯片上堆叠一个GeSi RF BiCMOS ASIC芯片，其SiP为低外廓BGA封装，尺寸为1.4mm为×7mm×7mm，使手机的外围组件数量从80个减少到5个，占板面积比以前缩小5倍。

瑞萨采用MCP推出用于中、高档手机的闪存子系统，如用于2.5G手机，Super AND＋NOR闪存＋PSRAM，用于3G手机，Super AND＋LPSDRAM等。

Spansion将于2006年量产含MCP的PoP，它是容量为3Gb的完整存储器子系统，它含Spansion 64Mb－512Mb Mirror Bit NOR闪存＋Spansion 90nm 1Gb Mirror Bit ORNAND闪存＋来自RAM厂商的RAM。1季度量产256Mb Mirror Bit NOR闪存MCP的1Gb Mirror Bit ORNAND闪存的PoP；年中量产512Mb Mirror Bit NOR闪存MCP的1Gb Mirror Bit NORAND闪存的PoP；年低量产3Gb PoP。Mirror Bit NOR闪存执行代码，Mirror Bit ORNAND闪存存储数据。这种完整的存储器子系统可在无线手持终端上支持具有DVD质量的 视频、CD质量的音频和高达500万像素的照片，Mirror Bit技术可使单个存储单元存储两个数据位，从而使每个存储单元的容量扩大一倍。它与传统浮栅NOR闪存相比，可减少10％的总体制造步骤，关键制造步骤上可降低40％。

5 应用越来越广

   目前SiP主要用于手机中闪存和应用处理器的封装，还可用于数码相机、PDA、数码摄像机等其他便携式电子产品、PC外设、光驱、硬盘驱动器、娱乐系统、工艺设备和导航系统等，将来会用于模拟、数字电视、GPS等嵌入式领域。

    2005年底飞利浦推出用于电视手机的SiP器件BGT211，它包括符合DVB－H标准的电视调谐器和解调器，该公司已向6家主要手机供应商提供这种SiP样品，其功耗小于50mW，在连续模式下，功耗为300mW，2005年封装尺寸为15mm×25mm×2mm，2006年缩小至9mm×9mm×2mm，售价10－12美元，目前用于电视手机的芯片解决方案只有两种，一是飞利浦的SiP解决方案；二是基于两个单独芯片的解决方案，它们分别是飞思卡尔的电视调谐器和法国DiBcom的DVD－H解调器。

2005年11月封装IP公司Staktek Holdings推出闪存堆叠技术，它能堆叠0.5mm间距的薄型小尺寸封装（TSOP）闪存器件，以用于USB闪存驱动器、固态驱动器、闪存MP3播放器等消费类电子产品。该公司已向OEM、存储器半导体公司和第三方存储器组件制造商提供Value Flash Stack设计的授权和制造服务。 总之，堆叠封装可堆叠不同类型，不同厂商的多种芯片，解决了SoC所遇到的麻烦。它为便携式电子产品小型化、多功能化、低成本化、时尚化和快速多变化提供了一条有效的途径。

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晶圆凸起—晶圆级封装工艺技术探讨

晶圆级封装(WLP)是一项公认成熟的工艺，元器件供应商正寻求在更多应用中使用WLP，而支持WLP的技术也正快速走向成熟。WLP中一个关键工艺是晶圆凸起，其技术发展已进入实用阶段，日趋成熟稳定。随着元件供应商(包括功率和光电子器件)正积极转向WLP应用，其使用范围也在不断扩大。

    目前有5种成熟的工艺技术可用于晶圆凸起，每种技术有各自的优缺点。其中金线柱焊接凸点和电解或化学镀金焊接凸点主要用于引脚数较少的封装(一般少于40)，应用领域包括玻璃覆晶封装(COG)、软膜覆晶封装(COF)和RF模块。由于这类技术材料成本高、工序时间长，因此不适合I/O引脚多的封装件。另一种技术是先置放焊球，再对预成形的焊球进行回流焊处理，这种技术适用于引脚数多达300的封装件。目前用得最多的两种晶圆凸起工艺是电解或化学电镀焊料，以及使用高精度压印平台的印刷焊膏。

    印刷焊膏的优点之一是设备投资少，这使很多晶圆凸起加工制造商都能进入该市场，为半导体厂商服务。随着WLP逐渐为商业市场所接受，全新晶圆凸起专业加工服务需求持续迅速增长。的确，大多数晶圆凸起加工厂都以印刷功能为首要条件，并提供一项或多项其它技术。业界许多人士都认为焊膏印刷技术将主导多数晶圆凸起应用。

    实用工艺开发

    很多新兴应用(如用于手机和便携式设备的直立式功率MOSFET器件WLP封装)所需焊凸数量较少，这类应用的关键要求是焊凸必须具有较大的横截面，以降低无裸片封装的电阻(DFPR)，因为器件的导通电阻R(DS)on主要来自这种DFPR，它最终会影响终端产品(如手机、PDA、媒体播放器或消费电子产品及工业、科学和医疗仪器)的效率和电池寿命。采用焊球最大直径为0.5mm的焊球粘植工艺，可以在焊凸间距允许的前提下，涂敷大体积焊锡以形成最大限度的连接横截面。

    最近，欧洲发起了一项开发焊球粘植技术的计划，能使WLP应用于直立式功率MOSFET，较之于标准的TO封装能减小30%的封装占位面积和90%的DFPR。该计划由欧盟提供资助，目标是开发出局域网络环境中无线便携式设备应用(即蓝鲸计划)的下一代WLP封装器件，包括实现高度小型化短程无线联网基带设备所需的SoC(系统级芯片)和功率放大器。

    WLP技术已成功用于横置式器件，但直立式结构占位较小，较适合于移动应用。实现直立式WLP功率器件的困难在于，生成焊凸前，需要将背面的连接触点重新走线，引到晶圆的正面才能完成WLP封装。重新走线需通过经电镀和填充微小导通孔来实现，这就要求很薄的晶圆，以达致合适的纵横比。如果导通孔直径为300μm，就得采用厚度150μm的晶圆以维持2：1的纵横比。

    因此，蓝鲸计划向焊球粘植工艺提出了两个挑战。其一是必须在采用无铅焊球和焊凸间距为500μm的情况下达到高工艺可重复性和良率；其二是确保能在很薄(厚度为150μm)的晶圆上附着焊球，并且在随后的回流处理中不会因晶圆的挠曲而损坏晶圆或破坏焊球的对位。

    为了完成MOSFET功率放大器所需WLP封装工艺的开发，蓝鲸计划联盟的成员DEK和柏林工业大学(TUB)开发出一种焊球粘植工艺，可在直径为6英寸的晶圆上以500μm的间距粘植直径为300μm±10μm的焊球。

首先采用680μm厚的晶圆对工艺进行初步验证，之后才在更薄的150μm晶圆上成功实现焊球粘植。

元器件知识：CPU芯片封装技术的发展演变

摘要：本文主要介绍了CPU芯片封装技术的发展演变，以及未来的芯片封装技术。同时，中可以看出芯片技术与封装技术相互促进，协调发展密不可分的关系。

    关键词：CPU；封装；BGA

    摩尔定律预测：每平方英寸芯片的晶体管数目每过18个月就将增加一倍，成本则下降一半。世界半导体产业的发展一直遵循着这条定律，以美国Intel公司为例，自1971年设计制造出4位微处理器芯片以来，在30多年时间内，CPU从Intel4004、80286、80386、80486发展到目前的PentiumⅣ，数位从4位、8位、16位、32位发展到64位；主频从几兆到今天的3GHz以上；今天市场上正式发售的PentiumⅣ3．06GHz已经能够在1．46平方厘米的空间内集成5500万个晶体管，而该公司预言，2010年将推出集成度为10亿个晶体管的微处理器；封装的输入／输出(I／O)弓Id却从几十根，逐渐增加到几百根，本世纪初可能达2000根以上。技术的发展可谓一日千里(如表1所示)。

    对于CPU，读者已经很熟悉了，Pentium、PentiumⅡ、PentiumⅢ、PentiumⅣ、Celeron、K6、K6-2、K7……相信您可以数家珍似地列出一长串。但谈到CPU和其他大规模集成电路的封装，知道的人未必很多。所谓封装是指安装半导体集成电路芯片用的外壳，它不仅起着安放、固定、密封、保持芯片和增强电热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁--芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接。因此，封装对CPU和其他LSI集成电路都起着重要的作用。新一代CPU的出现常常伴随着新的封装形式的使用。

    芯片的封装技术已经历了好几代的变迁，从DIP、QFP、PGA、BGA到CSP再到MCM，技术指标一代比一代先进，包括芯片面积与封装面积之比越来越接近于1，适用频率越来越高，耐温性能越来越好，引脚数增多，引脚间距减小，重量减小，可靠性提高，使用更加方便等等。

    封装形式叙述如下：

    (1)DIP封装

    70年代流行的双列直插封装，简称DIP(Dualh-linePackage)。DIP封装结构具有以下特点：

    1)适合PCB的穿孑L安装；

    2)比TO型封装易于对PCB布线；

    3)操作方便。

    DIP封装结构形式有多种，如多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP(含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式)等。衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个值越接近1越好。以采用40根I／O引脚塑料包封双列直插式封装(PDIP)的CPU为例，其芯片面积／封装面积=3×3／15．24×50=1：86，离1相差很远。不难看出，这种封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。

    Intel公司这期间的CPU如8086、80286都采用PDIP封装。

(2)芯片载体封装

    80年代出现了芯片载体封装，其中有陶瓷无引线芯片载体LCCC(LeadlessCeramicChipCarrier)、塑料有引线芯片载体PLCC(PlasticLeadedChipCarder)、小尺寸封装SOP(SmallOutlinePackage)、塑料四边引出扁平封装PQFP(PlasticQuadFlatPackage)。

    以0．5mm焊区中心距，208根I／O弓IA却的QFP封装的CPU为例，外形尺寸28X28mm，芯片尺寸10x10mm，则芯片面积／封装面积=10×10／28×28=1：7．8，由此可-见QFP比DIP的封装尺寸大大减小。QFP的特点是：

    1)适合用SMT表面安装技术在PCB上安装布线；

    2)封装外形尺寸小，寄生参数减小，适合高频应用；

    3)操作方便；

    4)可靠性高；

    5)在这期间，Intel公司的CPU，如Intel080386就采用塑料四边引出扁平封装PQFP。

    (3)BGA封装

    90年代随着集成技术的进步、设备的改进和深亚微米技术的使用，LSI、VLSI、ULSI相继出现，硅单芯片集成度不断提高，对集成电路封装要求更加严格，I／O引脚数急剧增加，功耗也随之增大。为满足发展的需要，在原有封装品种基础上，又增添了新的品种--球珊阵列封装，简称BGA(BallGridArrayPackage)，它的I／O端子以圆形或柱状焊点按阵列形式分布在封装下面，引线间距大，引线长度短，这样BGA消除了精细间距器件中由于引线而引起的共面度和翘曲的问题。BGA技术的优点是可增加I／O数和间距，消除QFP技术的高I／O数带来的生产成本和可靠性问题。

    BGA一出现便成为CPU、南北桥等VLSI芯片的高密度、高性能、多功能及高I／O引脚封装的最佳选择。其特点有：

    1)I／O引脚数虽然增多，但引脚间距远大于QFP，从而提高了组装成品率；

    2)虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接，简称C4焊接，从而可以改善它的电热性盲旨；

    3)厚度比QFP减少1／2以上，重量减轻3／4以上；

    4)寄生参数减小，信号传输延迟小，使用频率大大提高；

    5)组装可用共面焊接，可靠性高；

    6)BGA封装仍与QFP、PGA一样，占用基板面积过大。

    Intel公司对这种集成度很高(单芯片里达300万只以上晶体管)，功耗很大的CPU芯片，如Pentium、PentiumPro、PentiumⅡ、PentiumⅢ以及新推出的PentiumⅣ芯片采用陶瓷针栅阵列封装CPGA和陶瓷球栅阵列封装CPGA和陶瓷球栅阵列封装CBGA，并在外壳上安装微型排风扇散热，从而达到电路的稳定可靠工作。

(4)面向未来的新的封装技术

    BGA封装比QFP先进，更比PGA好，但它的芯片面积／封装面积的比值仍很低。Tessera公司在BGA基础上做丁改进，研制出另一种称为μBGA的封装技术，按0．5mm焊区中心距，芯片面积／封装面积的比为1：4，比BGA前进了一大步。

    1994年9月日本三菱电气研究出一种芯片面积／封装面积=1：1．1的封装结构，其封装外形尺寸只比裸芯片大一点点。也就是说，单个IC芯片有多大，封装尺寸就有多大，从而诞生了一种新的封装形式，命名为芯片尺寸封装，简称CSP(ChipSizePackage或ChipScalePackage)。CSP封装具有以下特点：

    1)满足了LSI芯片引出脚不断增加的需要；

    2)解决了IC裸芯片不能进行交流参数测试和老化筛选的问题；

    3)封装面积缩小到BGA的1／4至1／10，延迟时间缩小到极短。

    曾有人想，当单芯片一时还不到多种芯片的集成度时，能否将高集成度、高性能、高可靠的CSP芯片(用LSI或IC)和专用集成电路芯片(ASIC)在高密度多层互联基板上用表面安装技术(SMT)组装成为多种多样电子组件、子系统或系统。由这种想法产生出多芯片组件MCM(MultiChipModel)。它将对现代化的计算机、自动化、通讯业等领域产生重大影响。MCM的特点有：

    1)封装延迟时间缩小，易于实现组件高速化；

    2)缩小整机／组件封装尺寸和重量，一般体积减小1／4，重量减轻1／3；

    3)可靠性大大提高。

    随着LSI设计技术和工艺的进步及深亚微米技术和微细化缩小芯片尺寸等技术的使用，人们产生了将多个LSI芯片组装在一个精密多层布线的外壳内形成MCM产品的想法。进一步又产生了另一种想法：把多种芯片的电路集成在一个大圆片上，从而又导致了封装由单个小芯片级转向硅圆片级(waferleVel)封装的变革，由此引出系统级芯片SOC(SystemOnChip)和电脑级芯片PCOC(PCOnChip)。

    随着CPU和其他ULSI电路的进步，集成电路的封装形式也将有相应的发展，封装形式的进步又将反过来促进芯片技术向前发展，从而形成一种相互促进，协调发展密不可分的关系。

封装术语

[术语]IC 封装

1、BGA(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以 代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm 的360 引脚BGA 仅为31mm 见方；而引脚中心距为0.5mm 的304 引脚QFP 为40mm 见方。而且BGA 不用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为1.5mm，引脚数为225。现在也有一些LSI 厂家正在开发500 引脚的BGA。BGA 的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。 美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为GPAC(见OMPAC 和GPAC)。

2、BQFP(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫)以 防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用 此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见QFP)。

3、碰焊PGA(butt joint pin grid array) 表面贴装型PGA 的别称(见表面贴装型PGA)。

4、C－(ceramic) 表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。

5、Cerdip
用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有 玻璃窗口的Cerdip 用于紫外线擦除型EPROM 以及内部带有EPROM 的微机电路等。引脚中心 距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP－G(G 即玻璃密封的意思)。

6、Cerquad 表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带有窗 口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1.5～ 2W 的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8mm、0.65mm、0.5mm、 0.4mm 等多种规格。引脚数从32 到368。

7、CLCC(ceramic leaded chip carrier) 带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。 带有窗口的用于封装紫外线擦除型EPROM 以及带有EPROM 的微机电路等。此封装也称为 QFJ、QFJ－G(见QFJ)。

8、COB(chip on board) 板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基 板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆 盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和倒片 焊技术。

9、DFP(dual flat package)
双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法，现在已基本上不用。

10、DIC(dual in-line ceramic package) 陶瓷DIP(含玻璃密封)的别称(见DIP).

11、DIL(dual in-line) DIP 的别称(见DIP)。欧洲半导体厂家多用此名称。

12、DIP(dual in-line package) 双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。 DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。 引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52mm 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分， 只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip(见cerdip)。

13、DSO(dual small out-lint) 双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。

14、DICP(dual tape carrier package) 双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利 用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。 另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照EIAJ(日本电子机械工
业)会标准规定，将DICP 命名为DTP。

15、DIP(dual tape carrier package) 同上。日本电子机械工业会标准对DTCP 的命名(见DTCP)。

16、FP(flat package) 扁平封装。表面贴装型封装之一。QFP 或SOP(见QFP 和SOP)的别称。部分半导体厂家采 用此名称。

17、flip-chip 倒焊芯片。裸芯片封装技术之一，在LSI 芯片的电极区制作好金属凸点，然后把金属凸点 与印刷基板上的电极区进行压焊连接。封装的占有面积基本上与芯片尺寸相同。是所有封装技 术中体积最小、最薄的一种。 但如果基板的热膨胀系数与LSI 芯片不同，就会在接合处产生反应，从而影响连接的可靠 性。因此必须用树脂来加固LSI 芯片，并使用热膨胀系数基本相同的基板材料。

18、FQFP(fine pitch quad flat package) 小引脚中心距QFP。通常指引脚中心距小于0.65mm 的QFP(见QFP)。部分导导体厂家采 用此名称。

19、CPAC(globe top pad array carrier) 美国Motorola 公司对BGA 的别称(见BGA)。

20、CQFP(quad fiat package with guard ring)
带保护环的四侧引脚扁平封装。塑料QFP 之一，引脚用树脂保护环掩蔽，以防止弯曲变形。 在把LSI 组装在印刷基板上之前，从保护环处切断引脚并使其成为海鸥翼状(L 形状)。这种封装 在美国Motorola 公司已批量生产。引脚中心距0.5mm，引脚数最多为208 左右。

21、H-(with heat sink) 表示带散热器的标记。例如，HSOP 表示带散热器的SOP。

22、pin grid array(surface mount type) 表面贴装型PGA。通常PGA 为插装型封装，引脚长约3.4mm。表面贴装型PGA 在封装的 底面有陈列状的引脚，其长度从1.5mm 到2.0mm。贴装采用与印刷基板碰焊的方法，因而也称 为碰焊PGA。因为引脚中心距只有1.27mm，比插装型PGA 小一半，所以封装本体可制作得不 怎么大，而引脚数比插装型多(250～528)，是大规模逻辑LSI 用的封装。封装的基材有多层陶 瓷基板和玻璃环氧树脂印刷基数。以多层陶瓷基材制作封装已经实用化。

23、JLCC(J-leaded chip carrier) J 形引脚芯片载体。指带窗口CLCC 和带窗口的陶瓷QFJ 的别称(见CLCC 和QFJ)。部分半 导体厂家采用的名称。

24、LCC(Leadless chip carrier) 无引脚芯片载体。指陶瓷基板的四个侧面只有电极接触而无引脚的表面贴装型封装。是高 速和高频IC 用封装，也称为陶瓷QFN 或QFN－C(见QFN)。

25、LGA(land grid array) 触点陈列封装。即在底面制作有阵列状态坦电极触点的封装。装配时插入插座即可。现已 实用的有227 触点(1.27mm 中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速逻辑 LSI 电路。 LGA 与QFP 相比，能够以比较小的封装容纳更多的输入输出引脚。另外，由于引线的阻抗 小，对于高速LSI 是很适用的。但由于插座制作复杂，成本高，现在基本上不怎么使用。预计 今后对其需求会有所增加。

 26、LOC(lead on chip) 芯片上引线封装。LSI 封装技术之一，引线框架的前端处于芯片上方的一种结构，芯片的 中心附近制作有凸焊点，用引线缝合进行电气连接。与原来把引线框架布置在芯片侧面附近的 结构相比，在相同大小的封装中容纳的芯片达1mm 左右宽度。

27、LQFP(low profile quad flat package) 薄型QFP。指封装本体厚度为1.4mm 的QFP，是日本电子机械工业会根据制定的新QFP 外形规格所用的名称。

28、L－QUAD 陶瓷QFP 之一。封装基板用氮化铝，基导热率比氧化铝高7～8 倍，具有较好的散热性。 封装的框架用氧化铝，芯片用灌封法密封，从而抑制了成本。是为逻辑LSI 开发的一种封装， 在自然空冷条件下可容许W3的功率。现已开发出了208 引脚(0.5mm 中心距)和160 引脚(0.65mm 中心距)的LSI 逻辑用封装，并于1993 年10 月开始投入批量生产。

29、MCM(multi-chip module) 多芯片组件。将多块半导体裸芯片组装在一块布线基板上的一种封装。根据基板材料可分 为MCM－L，MCM－C 和MCM－D 三大类。 MCM－L 是使用通常的玻璃环氧树脂多层印刷基板的组件。布线密度不怎么高，成本较低。 MCM－C 是用厚膜技术形成多层布线，以陶瓷(氧化铝或玻璃陶瓷)作为基板的组件，与使 用多层陶瓷基板的厚膜混合IC 类似。两者无明显差别。布线密度高于MCM－L。 MCM－D 是用薄膜技术形成多层布线，以陶瓷(氧化铝或氮化铝)或Si、Al 作为基板的组件。 布线密谋在三种组件中是最高的，但成本也高。

30、MFP(mini flat package) 小形扁平封装。塑料SOP 或SSOP 的别称(见SOP 和SSOP)。部分半导体厂家采用的名称。

31、MQFP(metric quad flat package) 按照JEDEC(美国联合电子设备委员会)标准对QFP 进行的一种分类。指引脚中心距为 0.65mm、本体厚度为3.8mm～2.0mm 的标准QFP(见QFP)。

32、MQUAD(metal quad) 美国Olin 公司开发的一种QFP 封装。基板与封盖均采用铝材，用粘合剂密封。在自然空冷 条件下可容许2.5W～2.8W 的功率。日本新光电气工业公司于1993 年获得特许开始生产。

33、MSP(mini square package) QFI 的别称(见QFI)，在开发初期多称为MSP。QFI 是日本电子机械工业会规定的名称。

34、OPMAC(over molded pad array carrier) 模压树脂密封凸点陈列载体。美国Motorola 公司对模压树脂密封BGA 采用的名称(见 BGA)。

35、P－(plastic) 表示塑料封装的记号。如PDIP 表示塑料DIP。

36、PAC(pad array carrier) 凸点陈列载体，BGA 的别称(见BGA)。

37、PCLP(printed circuit board leadless package) 印刷电路板无引线封装。日本富士通公司对塑料QFN(塑料LCC)采用的名称(见QFN)。引 脚中心距有0.55mm 和0.4mm 两种规格。目前正处于开发阶段。

38、PFPF(plastic flat package) 塑料扁平封装。塑料QFP 的别称(见QFP)。部分LSI 厂家采用的名称。

39、PGA(pin grid array) 陈列引脚封装。插装型封装之一，其底面的垂直引脚呈陈列状排列。封装基材基本上都采 用多层陶瓷基板。在未专门表示出材料名称的情况下，多数为陶瓷PGA，用于高速大规模逻辑 LSI 电路。成本较高。引脚中心距通常为2.54mm，引脚数从64 到447 左右。 了为降低成本，封装基材可用玻璃环氧树脂印刷基板代替。也有64～256 引脚的塑料PGA。 另外，还有一种引脚中心距为1.27mm 的短引脚表面贴装型PGA(碰焊PGA)。(见表面贴装型PGA)。

40、piggy back 驮载封装。指配有插座的陶瓷封装，形关与DIP、QFP、QFN 相似。在开发带有微机的设 备时用于评价程序确认操作。例如，将EPROM 插入插座进行调试。这种封装基本上都是定制 品，市场上不怎么流通。

41、PLCC(plastic leaded chip carrier) 带引线的塑料芯片载体。表面贴装型封装之一。引脚从封装的四个侧面引出，呈丁字形， 是塑料制品。美国德克萨斯仪器公司首先在64k 位DRAM 和256kDRAM 中采用，现在已经普 及用于逻辑LSI、DLD(或程逻辑器件)等电路。引脚中心距1.27mm，引脚数从18 到84。 J 形引脚不易变形，比QFP 容易操作，但焊接后的外观检查较为困难。 PLCC 与LCC(也称QFN)相似。以前，两者的区别仅在于前者用塑料，后者用陶瓷。但现 在已经出现用陶瓷制作的J 形引脚封装和用塑料制作的无引脚封装(标记为塑料LCC、PCLP、P －LCC 等)，已经无法分辨。为此，日本电子机械工业会于1988 年决定，把从四侧引出J 形引 脚的封装称为QFJ，把在四侧带有电极凸点的封装称为QFN(见QFJ 和QFN)。

42、P－LCC(plastic teadless chip carrier)(plastic leaded chip currier) 有时候是塑料QFJ 的别称，有时候是QFN(塑料LCC)的别称(见QFJ 和QFN)。部分 LSI 厂家用PLCC 表示带引线封装，用P－LCC 表示无引线封装，以示区别。

43、QFH(quad flat high package) 四侧引脚厚体扁平封装。塑料QFP 的一种，为了防止封装本体断裂，QFP 本体制作得 较厚(见QFP)。部分半导体厂家采用的名称。

44、QFI(quad flat I-leaded packgac) 四侧I 形引脚扁平封装。表面贴装型封装之一。引脚从封装四个侧面引出，向下呈I 字。 也称为MSP(见MSP)。贴装与印刷基板进行碰焊连接。由于引脚无突出部分，贴装占有面积小 于QFP。 日立制作所为视频模拟IC 开发并使用了这种封装。此外，日本的Motorola 公司的PLL IC 也采用了此种封装。引脚中心距1.27mm，引脚数从18 于68。

45、QFJ(quad flat J-leaded package) 四侧J 形引脚扁平封装。表面贴装封装之一。引脚从封装四个侧面引出，向下呈J 字形。 是日本电子机械工业会规定的名称。引脚中心距1.27mm。 材料有塑料和陶瓷两种。塑料QFJ 多数情况称为PLCC(见PLCC)，用于微机、门陈列、 DRAM、ASSP、OTP 等电路。引脚数从18 至84。 陶瓷QFJ 也称为CLCC、JLCC(见CLCC)。带窗口的封装用于紫外线擦除型EPROM 以及 带有EPROM 的微机芯片电路。引脚数从32 至84。

46、QFN(quad flat non-leaded package) 四侧无引脚扁平封装。表面贴装型封装之一。现在多称为LCC。QFN 是日本电子机械工业 会规定的名称。封装四侧配置有电极触点，由于无引脚，贴装占有面积比QFP 小，高度比QFP 低。但是，当印刷基板与封装之间产生应力时，在电极接触处就不能得到缓解。因此电极触点 难于作到QFP 的引脚那样多，一般从14 到100 左右。 材料有陶瓷和塑料两种。当有LCC 标记时基本上都是陶瓷QFN。电极触点中心距1.27mm。 塑料QFN 是以玻璃环氧树脂印刷基板基材的一种低成本封装。电极触点中心距除1.27mm 外， 还有0.65mm 和0.5mm 两种。这种封装也称为塑料LCC、PCLC、P－LCC 等。

47、QFP(quad flat package) 四侧引脚扁平封装。表面贴装型封装之一，引脚从四个侧面引出呈海鸥翼(L)型。基材有陶 瓷、金属和塑料三种。从数量上看，塑料封装占绝大部分。当没有特别表示出材料时，多数情 况为塑料QFP。塑料QFP 是最普及的多引脚LSI 封装。不仅用于微处理器，门陈列等数字逻辑LSI 电路，而且也用于VTR 信号处理、音响信号处理等模拟LSI 电路。引脚中心距有1.0mm、0.8mm、 0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。0.65mm 中心距规格中最多引脚数为304。 日本将引脚中心距小于0.65mm 的QFP 称为QFP(FP)。但现在日本电子机械工业会对QFP 的外形规格进行了重新评价。在引脚中心距上不加区别，而是根据封装本体厚度分为 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三种。 另外，有的LSI 厂家把引脚中心距为0.5mm 的QFP 专门称为收缩型QFP 或SQFP、VQFP。 但有的厂家把引脚中心距为0.65mm 及0.4mm 的QFP 也称为SQFP，至使名称稍有一些混乱。 QFP 的缺点是，当引脚中心距小于0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已 出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见BQFP)；带树脂保护 环覆盖引脚前端的GQFP(见GQFP)；在封装本体里设置测试凸点、放在防止引脚变形的专用夹 具里就可进行测试的TPQFP(见TPQFP)。 在逻辑LSI 方面，不少开发品和高可靠品都封装在多层陶瓷QFP 里。引脚中心距最小为 0.4mm、引脚数最多为348 的产品也已问世。此外，也有用玻璃密封的陶瓷QFP(见Gerqad)。

48、QFP(FP)(QFP fine pitch) 小中心距QFP。日本电子机械工业会标准所规定的名称。指引脚中心距为0.55mm、0.4mm、 0.3mm 等小于0.65mm 的QFP(见QFP)。

49、QIC(quad in-line ceramic package) 陶瓷QFP 的别称。部分半导体厂家采用的名称(见QFP、Cerquad)。

50、QIP(quad in-line plastic package) 塑料QFP 的别称。部分半导体厂家采用的名称(见QFP)。

51、QTCP(quad tape carrier package) 四侧引脚带载封装。TCP 封装之一，在绝缘带上形成引脚并从封装四个侧面引出。是利用 TAB 技术的薄型封装(见TAB、TCP)。

52、QTP(quad tape carrier package) 四侧引脚带载封装。日本电子机械工业会于1993 年4 月对QTCP 所制定的外形规格所用的 名称(见TCP)。

53、QUIL(quad in-line) QUIP 的别称(见QUIP)。 54、QUIP(quad in-line package) 四列引脚直插式封装。引脚从封装两个侧面引出，每隔一根交错向下弯曲成四列。引脚中 心距1.27mm，当插入印刷基板时，插入中心距就变成2.5mm。因此可用于标准印刷线路板。是 比标准DIP 更小的一种封装。日本电气公司在台式计算机和家电产品等的微机芯片中采用了些 种封装。材料有陶瓷和塑料两种。引脚数64。

55、SDIP (shrink dual in-line package) 收缩型DIP。插装型封装之一，形状与DIP 相同，但引脚中心距(1.778mm)小于DIP(2.54mm)， 因而得此称呼。引脚数从14 到90。也有称为SH－DIP 的。材料有陶瓷和塑料两种。

56、SH－DIP(shrink dual in-line package) 同SDIP。部分半导体厂家采用的名称。

57、SIL(single in-line) SIP 的别称(见SIP)。欧洲半导体厂家多采用SIL 这个名称。

58、SIMM(single in-line memory module) 单列存贮器组件。只在印刷基板的一个侧面附近配有电极的存贮器组件。通常指插入插座 的组件。标准SIMM 有中心距为2.54mm 的30 电极和中心距为1.27mm 的72 电极两种规格。 在印刷基板的单面或双面装有用SOJ 封装的1 兆位及4 兆位DRAM 的SIMM 已经在个人 计算机、工作站等设备中获得广泛应用。至少有30～40％的DRAM 都装配在SIMM 里。

59、SIP(single in-line package) 单列直插式封装。引脚从封装一个侧面引出，排列成一条直线。当装配到印刷基板上时封 装呈侧立状。引脚中心距通常为2.54mm，引脚数从2 至23，多数为定制产品。封装的形状各 异。也有的把形状与ZIP 相同的封装称为SIP。

60、SK－DIP(skinny dual in-line package)
DIP 的一种。指宽度为7.62mm、引脚中心距为2.54mm 的窄体DIP。通常统称为DIP(见 DIP)。

61、SL－DIP(slim dual in-line package) DIP 的一种。指宽度为10.16mm，引脚中心距为2.54mm 的窄体DIP。通常统称为DIP。

62、SMD(surface mount devices) 表面贴装器件。偶而，有的半导体厂家把SOP 归为SMD(见SOP)。

63、SO(small out-line) SOP 的别称。世界上很多半导体厂家都采用此别称。(见SOP)。

64、SOI(small out-line I-leaded package) I 形引脚小外型封装。表面贴装型封装之一。引脚从封装双侧引出向下呈I 字形，中心距 1.27mm。贴装占有面积小于SOP。日立公司在模拟IC(电机驱动用IC)中采用了此封装。引脚数 26。

65、SOIC(small out-line integrated circuit) SOP 的别称(见SOP)。国外有许多半导体厂家采用此名称。

66、SOJ(Small Out-Line J-Leaded Package) J 形引脚小外型封装。表面贴装型封装之一。引脚从封装两侧引出向下呈J 字形，故此得名。 通常为塑料制品，多数用于DRAM 和SRAM 等存储器LSI 电路，但绝大部分是DRAM。用SOJ封装的DRAM 器件很多都装配在SIMM 上。引脚中心距1.27mm，引脚数从20 至40(见SIMM)。

67、SQL(Small Out-Line L-leaded package) 按照JEDEC(美国联合电子设备工程委员会)标准对SOP 所采用的名称(见SOP)。

68、SONF(Small Out-Line Non-Fin) 无散热片的SOP。与通常的SOP 相同。为了在功率IC 封装中表示无散热片的区别，有意 增添了NF(non-fin)标记。部分半导体厂家采用的名称(见SOP)。

69、SOF(small Out-Line package) 小外形封装。表面贴装型封装之一，引脚从封装两侧引出呈海鸥翼状(L 字形)。材料有塑料 和陶瓷两种。另外也叫SOL 和DFP。 SOP 除了用于存储器LSI 外，也广泛用于规模不太大的ASSP 等电路。在输入输出端子不 超过10～40 的领域，SOP 是普及最广的表面贴装封装。引脚中心距1.27mm，引脚数从8～44。 另外，引脚中心距小于1.27mm 的SOP 也称为SSOP；装配高度不到1.27mm 的SOP 也称为 TSOP(见SSOP、TSOP)。还有一种带有散热片的SOP。

70、SOW (Small Outline Package(Wide-Jype)) 宽体SOP。部分半导体厂家采用的名称。

cob封装流程

一般COB制作工艺流程及设备应用情况 （——将IC邦定在线路板上） SDNr#;E>  
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第一步:扩晶 采用扩张机将厂商提供的整张LED晶片薄膜均匀扩张,使附着在薄膜表面紧密排列的LED晶粒拉开,便于刺晶. +y\$&6xs  
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第二步 背胶 将扩好晶的扩晶环放在已刮好银浆层的背胶机面上,背上银浆.点银浆.适用于散装LED芯片.采用点胶机将适量的银浆点在PCＢ印刷线路板上. hq&N l /|+  
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第三步 将备好银浆的扩晶环放入刺晶架中,由操作员在显微镜下将LED晶片用刺晶笔刺在PCB印刷线路板上. =qg )0  
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第四步 将刺好晶的PCB印刷线路板放入热循环烘箱中恒温静置一段时间,待银浆固化后取出(不可久置,不然LED芯片镀层会烤黄,即氧化,给邦定造成困难). /;^5g!  
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注:如有LED芯片邦定,则需要以上几个步骤;如只有IC芯片邦定则取消以上步骤. :o?Bx )L#  
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第五步: 粘芯片,用点胶机在PCB印刷线路板的IC位置上适量的红胶(或黑胶),再用防静电设备(真空吸笔或子)将IC裸片正确放在红胶或黑胶上 6x?/ 6ku  
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第六步 烘干.将粘好裸片放入热循环烘箱中放在大平面加热板上恒温静置一段时间,也可以自然固化(时间较长) ;W'PP7~T,  
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第七步: 邦定(打线) 采用铝丝焊线机将晶片(LED晶粒或IC芯片)与PCB板上对应的焊盘铝丝进行桥接,即COB的内引线焊接. Zb(xBl"f  
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第八步: 前测. 使用专用检测工具(按不同用途的COB有不同的设备,简单的就是高精密度稳压电源)检测COB板,将不合格的板子重新返修. ND-yx@  
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第九步:点胶 采用点胶机将调配好的AB胶适量地点到邦定好的LED晶粒上,IC则用黑胶封装,然后根据客户要求进行外观封装 Fe;s*  
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第十步:固化 将封好胶的PCB印刷线路板放入热循环烘箱中恒温静置,根据要求可设定不同的烘干时间 nTF1z9_~%0  
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第十一步:后测   将封装好的PCB印刷线路板再用专用的检测工具进行电气性能测试,区分好坏优劣

芯片封装缩略语介绍

芯片封装缩略语介绍
    1．BGA 球栅阵列封装
　　2．CSP 芯片缩放式封装
　　3．COB 板上芯片贴装
　　4．COC 瓷质基板上芯片贴装
　　5．MCM 多芯片模型贴装
　　6．LCC 无引线片式载体
　　7．CFP 陶瓷扁平封装
　　8．PQFP 塑料四边引线封装
　　9．SOJ 塑料J形线封装
　　10．SOP 小外形外壳封装
　　11．TQFP 扁平簿片方形封装
　　12．TSOP 微型簿片式封装
　　13．CBGA 陶瓷焊球阵列封装
　　14．CPGA 陶瓷针栅阵列封装
　　15．CQFP 陶瓷四边引线扁平
　　16．CERDIP 陶瓷熔封双列
　　17．PBGA 塑料焊球阵列封装
　　18．SSOP 窄间距小外型塑封
　　19．WLCSP 晶圆片级芯片规模封装
　　20．FCOB 板上倒装片  
芯片封装技术简介
   我们经常听说某某芯片采用什么什么的封装方式，在我们的电脑中，存在着各种各样不同处理芯片，那么，它们又是是采用何种封装形式呢？并且这些封装形式又有什么样的技术特点以及优越性呢？
　一 DIP双列直插式封装
     DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
    DIP封装具有以下特点：
    1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。
    2.芯片面积与封装面积之间的比值较大，故体积也较大。
    Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。
    二 QFP塑料方型扁平式封装和PFP塑料扁平组件式封装
    QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。
    PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
    QFP/PFP封装具有以下特点：
    1.适用于SMD表面安装技术在PCB电路板上安装布线。
    2.适合高频使用。
    3.操作方便，可靠性高。
    4.芯片面积与封装面积之间的比值较小。
    Intel系列CPU中80286、80386和某些486主板采用这种封装形式。
    三 PGA插针网格阵列封装
    PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。
      ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。

　　PGA封装具有以下特点：

　　1.插拔操作更方便，可靠性高。

　　2.可适应更高的频率。

　　Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。

　　四 BGA球栅阵列封装

　　随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。

　　BGA封装技术又可详分为五大类：

　　1.PBGA（Plasric BGA）基板：一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这种封装形式。

　　2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式。

　　3.FCBGA（FilpChipBGA）基板：硬质多层基板。

　　4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板。

　　5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。

　　BGA封装具有以下特点：

　　1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。

　　2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。

　　3.信号传输延迟小，适应频率大大提高。

　　4.组装可用共面焊接，可靠性大大提高。

　　BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。

　　五 CSP芯片尺寸封装

　　随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。

　　CSP封装又可分为四类：

　　1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等。

　　2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等。

　　3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC。

　　4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。

　　CSP封装具有以下特点：

　　1.满足了芯片I/O引脚不断增加的需要。

　　2.芯片面积与封装面积之间的比值很小。

　　3.极大地缩短延迟时间。

　　CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN／GigabitEthemet、ADSL／手机芯片、蓝芽（Bluetooth）等新兴产品中。

　　六 MCM多芯片模块

　　为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(Multi Chip Model)多芯片模块系统。
MCM具有以下特点：

　　1.封装延迟时间缩小，易于实现模块高速化。

　　2.缩小整机/模块的封装尺寸和重量。

　　3.系统可靠性大大提高。

　　总之，由于CPU和其他超大型集成电路在不断发展，集成电路的封装形式也不断作出相应的调整变化，而封装形式的进步又将反过来促进芯片技术向前发展。

集成电路封装缩写
    BGA（Ball Grid Array）：球栅阵列，面阵列封装的一种。
    QFP（Quad Flat Package）：方形扁平封装。
     PLCC（Plastic Leaded Chip Carrier）：有引线塑料芯片栽体。
     DIP（Dual In-line Package）：双列直插封装。
     SIP（Single inline Package）：单列直插封装
     SOP（Small Out-Line Package）：小外形封装。
     SOJ（Small Out-Line J-Leaded Package）：J形引线小外形封装。
     COB（Chip on Board）：板上芯片封装。
     Flip-Chip：倒装焊芯片。
     片式元件（CHIP）：片式元件主要为片式电阻、片式电容、片式电感等无源元件。根据引脚的不同，有全端子元件（即元件引线端子覆盖整个元件端）和非全端子元件，一般的普通片式电阻、电容为全端子元件，而像钽电容之类则为非全端子元件。
     THT（Through Hole Technology）：通孔插装技术
     SMT（Surface Mount Technology）：表面安装技术

元件封装

　电阻：RES1，RES2，RES3，RES4；封装属性为axial系列
　　无极性电容：cap;封装属性为RAD-0.1到rad-0.4
　　电解电容：electroi;封装属性为rb.2/.4到rb.5/1.0
　　电位器：pot1,pot2；封装属性为vr-1到vr-5
　　二极管：封装属性为diode-0.4(小功率)diode-0.7(大功率)
　　三极管：常见的封装属性为to-18（普通三极管）to-22(大功率三极管)to-3(大功率达林顿管)
　　电源稳压块有78和79系列；78系列如7805，7812，7820等
　　79系列有7905，7912，7920等
　　常见的封装属性有to126h和to126v
　　整流桥：BRIDGE1,BRIDGE2: 封装属性为D系列（D-44，D-37，D-46）
　　电阻：AXIAL0.3-AXIAL0.7　　其中0.4-0.7指电阻的长度，一般用AXIAL0.4
　　瓷片电容：RAD0.1-RAD0.3。　　其中0.1-0.3指电容大小，一般用RAD0.1
　　电解电容：RB.1/.2-RB.4/.8 其中.1/.2-.4/.8指电容大小。一般470uF用RB.3/.6
　　二极管：DIODE0.4-DIODE0.7 其中0.4-0.7指二极管长短，一般用DIODE0.4
　　发光二极管：RB.1/.2
　　集成块：DIP8-DIP40, 其中８－４０指有多少脚，８脚的就是DIP8 　　贴片电阻

　　0603表示的是封装尺寸 与具体阻值没有关系，但封装尺寸与功率有关通常来说如下：

　　0201 1/20W
　　0402 1/16W
　　0603 1/10W
　　0805 1/8W
　　1206 1/4W

　　电容电阻外形尺寸与封装的对应关系是：

　　0402=1.0mmx0.5mm
　　0603=1.6mmx0.8mm
　　0805=2.0mmx1.2mm
　　1206=3.2mmx1.6mm
　　1210=3.2mmx2.5mm
　　1812=4.5mmx3.2mm
　　2225=5.6mmx6.5mm

　　零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置。是纯粹的空间概念因此不同的元件可共用同一零件封装，同种元件也可有不同的零件封装。像电阻，有传统的针插式，这种元件体积较大，电路板必须钻孔才能安置元件，完成钻孔后，插入元件，再过锡炉或喷锡（也可手焊），成本较高，较新的设计都是采用体积小的表面贴片式元件（SMD）这种元件不必钻孔，用钢膜将半熔状锡膏倒入电路板，再把SMD元件放上，即可焊接在电路板上了。

　　关于零件封装我们在前面说过，除了DEVICE。LIB库中的元件外，其它库的元件都已经有了固定的元件封装，这是因为这个库中的元件都有多种形式：以晶体管为例说明一下：

　　晶体管是我们常用的的元件之一，在DEVICE。LIB库中，简简单单的只有NPN与PNP之分，但实际上，如果它是NPN的2N3055那它有可能是铁壳子的TO—3，如果它是NPN的2N3054，则有可能是铁壳的TO-66或TO-5，而学用的CS9013，有TO-92A，TO-92B，还有TO-5，TO-46，TO-52等等，千变万化。还有一个就是电阻，在DEVICE库中，它也是简单地把它们称为RES1和RES2，不管它是100Ω还是470KΩ都一样，对电路板而言，它与欧姆数根本不相关，完全是按该电阻的功率数来决定的我们选用的1/4W和甚至1/2W的电阻，都可以用AXIAL0.3元件封装，而功率数大一点的话，可用AXIAL0.4,AXIAL0.5等等。现将常用的元件封装整理如下：

　　电阻类及无极性双端元件　　　　AXIAL0.3-AXIAL1.0

　　无极性电容　　　　　　　　　　RAD0.1-RAD0.4

　　有极性电容　　　　　　　　　　RB.2/.4-RB.5/1.0

　　二极管　　　　　　　　　　　　DIODE0.4及 DIODE0.7

　　石英晶体振荡器　　　　　　　　XTAL1

　　晶体管、FET、UJT　　　　　　 TO-xxx(TO-3,TO-5)

　　可变电阻（POT1、POT2）　　　　VR1-VR5

　　当然，我们也可以打开C:\Client98\PCB98\library\advpcb.lib库来查找所用零件的对应封装。

　　这些常用的元件封装，大家最好能把它背下来，这些元件封装，大家可以把它拆分成两部分来记如电阻AXIAL0.3可拆成AXIAL和0.3，AXIAL翻译成中文就是轴状的，0.3则是该电阻在印刷电路板上的焊盘间的距离也就是300mil（因为在电机领域里，是以英制单位为主的。同样的，对于无极性的电容，RAD0.1-RAD0.4也是一样；对有极性的电容如电解电容，其封装为RB.2/.4，RB.3/.6等，其中“.2”为焊盘间距，“.4”为电容圆筒的外径。

　　对于晶体管，那就直接看它的外形及功率，大功率的晶体管，就用TO—3，中功率的晶体管，如果是扁平的，就用TO-220，如果是金属壳的，就用TO-66，小功率的晶体管，就用TO-5，TO-46，TO-92A等都可以，反正它的管脚也长，弯一下也可以。

　　对于常用的集成IC电路，有DIPxx，就是双列直插的元件封装，DIP8就是双排，每排有4个引脚，两排间距离是300mil,焊盘间的距离是100mil。SIPxx就是单排的封装。等等。

　　值得我们注意的是晶体管与可变电阻，它们的包装才是最令人头痛的，同样的包装，其管脚可不一定一样。例如，对于TO-92B之类的包装，通常是1脚为E（发射极），而2脚有可能是B极（基极），也可能是C（集电极）；同样的，3脚有可能是C，也有可能是B，具体是那个，只有拿到了元件才能确定。因此，电路软件不敢硬性定义焊盘名称（管脚名称），同样的，场效应管，MOS管也可以用跟晶体管一样的封装，它可以通用于三个引脚的元件。Q1-B，在PCB里，加载这种网络表的时候，就会找不到节点（对不上）。在可变电阻上也同样会出现类似的问题；在原理图中，可变电阻的管脚分别为1、W、及2，所产生的网络表，就是1、2和W，在PCB电路板中，焊盘就是1，2，3。当电路中有这两种元件时，就要修改PCB与SCH之间的差异最快的方法是在产生网络表后，直接在网络表中，将晶体管管脚改为1，2，3；将可变电阻的改成与电路板元件外形一样的1，2，3即可。

确好芯片KGD及其应用

摘要：本文介绍了国际上确好芯片KGD技术的研发现状，以及在高密度多芯片封装中的应用。

关键词：确好芯片；高密度封装

中图分类号：TN305．94 文献标识码：A

1 引言

为适应摩尔定律的突飞猛进，微电子封装技术日新月异，高密度先进封装技术中的多芯片封装MCP、系统级封装SIP或SOP、多芯片组件MCM、板
上芯片COB、芯片直接焊接系统DCA、可更换芯片组件RCM、层叠式管芯组装、分立器件复合化(阵列化)等封装成为发展热点，封装与芯片制造同等重要。另一方面，芯片厂商始终与封装业密切合作，探索各种工艺流程及方法，提高产品质量，经多年理论研究与实践，认识到真正决定其质量和可靠性的因素是生产过程中的管理方法、技术途径，确保IC产品所要的性能持续转移延伸人封装业，确保芯片所具有的最佳性能和可靠性沿IC产业链传递至最终客户。确好芯片KGD(Known Good Die)就是在这一发展理念基础上产生的，芯片厂商整合老化筛选资源，从高端寻找市场突破口，将与前工序生产有关的失效、缺陷隐患的芯片(芯粒、籽芯、管芯)及早剔除在封装之前，满足高密度多芯片封装减少生产费用与时间，促进产品尽快上市的要求。笔者在翻阅文献资料过程中，有
幸接触到KGD方面的部分内容，通过进一步查询、比较、归纳相关资料，将评述如下。

2 KGD发展内涵

封装是对芯片提供物理保护，芯片是封装的精髓灵魂，只有芯片本无缺陷，正本清源，才能达到封装的目的，展现IC极限(最优)性能。就当前国内外实际情况而言，封装厂家所需芯片来源是从各芯片厂商购人，特别是那些国内现阶段无法生产的电路芯片，还要进行多渠道全球采购，无论从哪种方式购人的芯片，其质量好坏主要是通过批次验收或者通过选定级别的检测来确定，芯片的可靠性与半导体工艺的成熟程度有很大关系，大部分是芯片生产厂家在25℃下只做功能特性测试，有的称为中
测或初测、半成品测试，国外称其为探针测试芯片PD(Probed Die)，挑选参数指标基本合格的芯片，但其性能并不稳定，未完全测试芯片对封装后的可靠性影响非常大。另有一类芯片与已封装产品一样做全功能测试，称之为全测试芯片KTD(Known Tested Die)，其质量和可靠性仍无法完全保障，最终的封装成品率受到一定影响。随着封装中芯片数量的增加，尤其在MCP、SIP、MCM、混合IC内部，由大量的多个芯片合而为一，若任何一个芯片有缺陷，都意味着整个产品不合格，给返修率、成品率、研制费用、生产周期造成直接影响。

高密度多芯片封装的发展促进了采用更新、更快、更小芯片的市场需求，这从根本上与依靠芯片生产工艺成熟性来提供高品质水平和可靠性的芯片制造策略相矛盾。为解决这一问题，国外一些厂家提出KGD概念,意思是已确认的好芯片，或称为被确认的优质芯片，已知良好芯片，信得过芯片，其定义是与等效的封装器件具有相同质量和可靠性的芯片，通过对芯片在线功能测试、老化筛选、参数测试，使芯片在性能、质量、可靠性指标上达到封装产品的等级要求。

KGD已成为一种涉及IC产业链中大部分参与者，并相互联系在一起的技术，芯片与封装协同，采用试验方法提供与封装IC水平相当的KGD，确
保封装性能指标，在高密度多芯片封装的设计及应用中的重要作用凸显。

3 KGD技术研发动向

从芯片发展到KGD是一个在已制作完成电路图形的晶片的直接老化筛选、测试的工艺流程，所选测试系统必须很容易地适用于自动化，能与原有设备一道兼容使用，在筛选、测试工序达到与封装产品一样性能所要求的规范值，在恶劣环境下的可重复性。测试方法通常涉及到临时的，可重复使用的测试载体及夹具的设计制作，确保测试工序本身不对芯片产生任何功能性的伤害，用于筛选、测试系统的互连也必须确保无任何损伤诱发，以建立一个更为全面、综合的在线KGD测试系统，适应封装业对芯片高品质要求。

在国外，美国航空航天局NASA为满足空间技术对MCM的要求，率先提出采用KGD方法，制定出KGD保证计划，KGD的测试与可靠性是保证空间应用微波MCM的关键技术之一，并制定空间应用KGD保证技术导则。美国政府1994年拿出l亿美元资金，组织多个厂家对KGD的处理、芯片供给的质量保证、MCM用芯片的标准和试验方法等进行研究。美国电子工业协会(EIA)在1996年制订了有关KGD的“EIA／JESD—49—1996 Procurement Standard Of Known Good Die(KGD)”标准，美国半导体工业协会SIA的KGD技术研究计划的最终目标是要在2010年左右，完全实现在晶片阶段进行IC的电测试和老化筛选，从而真正保证MCM用芯片的质量和成品率。日本厂家追随美国开发KGD技术，日本电子工业协会(EIAJ)在1999年制订出EIAJ／EDR—4073—1999 Quality Assurance Guide Lines for Bare Die including KGD”标准，欧洲于2000年制订针对KGD的ES59008标准。对KGD质量和可靠性保证提出指导性规范，资源配置上标准共享，有助于扩大芯片供应商及封装合作伙伴的选择，生产适合各行业市场，并被客户接受的产品，促进产业升级和技术进步。技术标准化也一直受到各生产厂商的普遍关注，标准是组织生产的技术纲领、规范和依据，深入开展KGD工作的保证，根据宇航用、军用、工业用、商业用等相应的质量级别和要求，制定出不同的KGD生产流程和判定数据，确保产品质量，降低成本，提高市场竞争力。

KGD的工艺流程分为两种情况，如图1所示，其一是在分立芯片阶段进行的KGD技术，即已制作电路图形晶片经切割划片后，直接对单个芯片进行临时封装的加载、老化、测试、卸载，获得KGD，其特点为临时封装的载体夹具使用灵活，适合批量不大的高可靠产品；另一种是晶片级KGD技术，采用损耗金属(Sacrificial Metal)的晶片级老化WLBI，所谓的损耗金属就是在WLBI与测试期间，暂时为芯片提供电气通道的金属，这种金属在完成老化筛选与测试之后被刻蚀去掉。WLBI与晶片级可靠性WLR(Wafer Level Reliability)技术十分相似，无须封装，热阻较低，可采用较高的温度、较大的电流密度老化筛选而不致于引入新的失效机理。WLBI测试系统费用较高，适合大批量生产，在有足够的需求批量条件下采用。

美国和欧洲有与KGD技术相关的两个重要国际会议，即“KGD Packaging and Test Workshop”与“The GOOD-DIE International Workshop”，报道KGD技术研发进展。目前，海外有多家公司商品化生产KGD加载／卸载装置及夹具，加载／卸载避免对芯片引入损伤，夹具可重复使用。一些顶级半导体厂商开发KGD技术，例如，德州仪器的Die Mate技术，英特尔的Smart Die生产线专用于研发KGD，Micro-ASI公司的Si-Star KGD测试系统，AEHR公司的Die PAC，IBM微电子部、摩托罗拉、微技术、国家半导体、日本松下，冲电气等公司关注KGD，生产扩展到一个较宽范围的芯片种类及型号系列。KGD的不足是其成本为封装产品的0．7-1．5倍，微波KGD则更高，生产周期加长，交货时间滞后，在这些方面不易被普遍接受，国外正试图开发低成本的测试载体，夹具、测试仪器来改变这种局面，扩大市场范围，市场是KGD发展最直接的驱动力。

4 KGD工艺流程

KGD的成功之道是使芯片的性能和可靠性达到同类封装IC产品的水平，将老化筛选整合到芯片生产线，被业界认为是高可靠芯片的重要解决方案，有利于提高多芯片封装的成品率及可靠性，尤其受到不太计较价格因素的航天／军用领域的选用，应用拉动发展。

KGD工艺流程与芯片老化筛选技术息息相关，必须经历IC封装相类似的筛选过程，图2示出KGD主要工艺流程，整个工艺流程中均需要进行静电泄漏ESD保护，完成每道工艺均依据相关的技术文件进行。芯片加载／卸载载体及其系统是无损检测、老化筛选的关键，芯片安装在临时载体的夹具中如同在封装外壳内一样，完成老化筛选、测试出KGD。临时性芯片载体系统一般包括临时、可重复使用的夹具，带特定互连的基板，特殊设计的插座以及老化测试板。整个载体适用于带接触焊盘的芯片和带凸点芯片，接触焊盘和凸点可以是四周排布，也可以是阵列形式的。电连接金属凸点对质量要求较高，要弹性大，耐疲劳，抗腐蚀。夹具的主要功能是提供承载芯片和基板的机械支撑，以及测试接触接口，夹具包含基座、可选择的阵列片来排列芯片和衬底，悬盖和压板对芯片提供一定的压力，弹锁锁定悬盖等几个部分。

Si-star的KGD测试系统的灵活性使得单个芯片测试的自动化成为可能，它由导电聚脂凸点粘附有导电聚酯凸点的陶瓷基板(用来与单个芯片相接触)、拾片头，用于完成高低温试验的热电致冷器TEC组成，将芯片置入一个临时载体的夹具中，然后连同载体一起进行老化、测试，最后取出芯片，淘汰掉功能、参数不合格品。

DieMate测试系统的临时性可重复使用的封壳载体从上至下可分解为盖子、被测芯片、一体化的基板夹具、老化测试座等几大部分，盖子带有一个旋转式锁定机构，芯片通过封壳载体接受老化筛选。每个芯片在基板上的定位精确度必须达到微米级，由加载／卸载器的拾取可视对准系统完成，专用的特别放置吸嘴在运行中能很好地吸持住芯片。

目前，生产的大多数KGD都采用晶片检验阶段的试验方法，提供客户所需要的质量和可靠性服务，试验方法包括增强的电压筛选和ID DQ以及晶片级的温度试验，试验方法上有共同点，也有和生产线相关的差异，例如，汽车应用中的KGD测试，采用KGD的倒装芯片，在线KGD测试技术。为降低KGD的成本，积极开发晶片级的KGD保障技术，建立一种大规模、多批量连续生产模式。

5 KGD的应用

在激烈的市场竞争中，芯片厂商千方百计生产出满足客户需求的各类芯片，攻占市场，扩大占有率。KGD的性价比是客户首先考虑的问题，必须达到客户认为合理，可接受的范围，否则就伞选择成品筛选的非KGD之路。

MCM是高密度多芯片封装中发展之最，它将多个芯片与其他片式元器件组装在同一块多层互连基板上，然后封装在一个外壳内。目前普遍采用的2D—MCM的组装效率达85％以上，发展到利用三维(X、Y、Z方向)结构形式，对多芯片和元器件进行组装的3D-MCM，其效率达200％。KGD在MCM研制中具有举足轻重的作用，直接决定MCM研发水平及产品技术性能，可缩短研发周期，降低制作成本。随着3D-MCM中芯片品种数目、数量的增加，更能体现KGD提高产品合格率的作用及价值。例如，一个系统被设计成带有12个电路芯片的MCM，假设其优质品的概率全部是95％，那么该MCM合格的概率就等于0．95的12次幂，即合格率降为54％，这样的结果导致大约两个MCM就有一个需要返修、重做，生产成本会增加。图3示出MCM的成品率与芯片质量的关系，当采用KGD后，其合格率将大大提高，对航天／军用电子整机、超级巨型和大型计算机、工作站、通信产品、汽车电子等产生重大影响。

航天／军用微波MCM中大量采用单片微波集成电路MMIC芯片，通常使用共晶焊接和环氧导电胶粘接方法，分别将大功率MMIC芯片焊接以及小信
号MMIC芯片粘接到多层互连基板上，为保证焊、粘接所用MMIC芯片质量，可用HP8510C矢量网络分析仪、CASCADE公司的微波探针测试台和共面波导微探针组成测试系统，对MMIC芯片进行无损芯片的电性能参数测试。测试时先在一个阻抗标准基板ISS上进行传输—反射—匹配校准，然后用真空拾取器将被测MMIC芯片放置于测试平台上的真空吸口位置，打开测试平台侧面的真空开关，使被测MMIC芯片吸附在测试平台上，分别调节定位器上的X-Y-Z三个方向的定位旋钮，将射频探针和直流探针的探头接触到被测MMIC芯片相应的焊盘上，根据测试条件在直流探针端接人馈电电源，在HP8510C矢量网络分析仪上进行MMIC芯片性能参数的测量与数据读取，据此剔除不合格品。最后进行互连、封装、试验验证，在没有批量或批量不大时，总会筛选出一些满足要求的微波MCM产品。微波MCM的技术难度大，要求高，并非一般低频和数字电路封装可替代的。

混合集成电路将功率器件、驱动电路、控制电路、保护电路、阻容及磁性元件封装到一个集成模块内部，构成一个功能相对完整的，具有一定通用性的组件，KGD也是其中很关键的芯片，有不同的方案。例如，控制和驱动电路采用商品化元器件，而功率器件采用未封装芯片或KGD，需要解决芯片的安装、散热、布线、结构以及强弱电之间的电热隔离所有器件均采用未封装的芯片或KGD，通过多层布线和互连一次封装，表成—个功能模块或功率模块。

KGD技术日渐成熟起来，通过功能测试、老化筛选、电参数测试、温度检测试验，在技术、可靠性指标上达到TQFP、PLCC、PBGA等封装产品的等级要求，能直接安装，使用简便，无论是价格低廉的商用芯片，还是技术含量高的高附加值芯片，都存在可观的客户群。因此，KGD不仅仅是一个技术话题，而且还存在一个可以拓展的市场。

6 结束语

当今，各种电子整机以及子系统、系统的体积越来越小，功能越来越强，性能及可靠性要求增高，对于已完成封装的关键性基础承制产品IC而言，通过封装后的老化筛选(施加电应力、热应力、机械应力)技术，可以保证99．999％封装产品的电性能与可靠性达到整机要求。但对单一芯片来讲，要保证其良好的稳定性和一定的可靠性较难，其几率只有50-99％，推广KGD不仅能大幅度提高多芯片封装的性能，满足电子整机对其可靠性增长的需要，更能给封装产业带来降低成本，提升管理，增强竞争力等多种效益，去不断寻求新的市场。

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芯片封装形式介绍

芯片封装形式介绍

一、DIP双列直插式封装

DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要[已过滤词语]到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。
DIP封装具有以下特点：
1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。
2.芯片面积与封装面积之间的比值较大，故体积也较大。
Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。

二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装
QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。
PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。
QFP/PFP封装具有以下特点：
1.适用于SMD表面安装技术在PCB电路板上安装布线。
2.适合高频使用。
3.操作方便，可靠性高。
4.芯片面积与封装面积之间的比值较小。
Intel系列CPU中80286、80386和某些486主板采用这种封装形式。

三、PGA插针网格阵列封装
PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片[已过滤词语]专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。

ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地[已过滤词语]插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。
PGA封装具有以下特点：
1.插拔操作更方便，可靠性高。
2.可适应更高的频率。
Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。

四、 BGA(Ball Grid Array Package)球栅阵列封装
随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。
BGA封装技术又可详分为五大类：
1.PBGA（Plasric BGA）基板：一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这种封装形式。
2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式。
3.FCBGA（FilpChipBGA）基板：硬质多层基板。
4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板。
5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。
BGA封装具有以下特点：
1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。
2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。
3.信号传输延迟小，适应频率大大提高。
4.组装可用共面焊接，可靠性大大提高。

BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。

五、CSP芯片尺寸封装
随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。

CSP封装又可分为四类：
1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等。
2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等。
3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC。
4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
CSP封装具有以下特点：
1.满足了芯片I/O引脚不断增加的需要。
2.芯片面积与封装面积之间的比值很小。
3.极大地缩短延迟时间。
CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN／GigabitEthemet、ADSL／手机芯片、蓝芽（Bluetooth）等新兴产品中。

六、MCM ( Multi Chip Model ) 多芯片模块
为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(Multi Chip Model)多芯片模块系统。
MCM具有以下特点：
1.封装延迟时间缩小，易于实现模块高速化。
2.缩小整机/模块的封装尺寸和重量。
3.系统可靠性大大提高。
总之，由于CPU和其他超大型集成电路在不断发展，集成电路的封装形式也不断作出相应的调整变化，而封装形式的进步又将反过来促进芯片技术向前发展。

IC封装企业一览表

企业名称 主要封装形式

摩托罗拉（天津） MAP BGA81 TAB SO1C28 PDIP
三星电子（苏州） QFP48-100S098-16 TO-220 1-PAK D-PAK
日立半导体（苏州） SOP SOT TSOP53
超微半导体（AMD） PLCC44-64腿
苏州双胜 DIP6-40 TO-220 TO-251/252 TO-925 SOT23
英特尔（上海） FCBGA TSOP WBGA SCSP VFBGA
金朋芯封（上海） PDIP PLCC SOIC SSOP TSSOP BGA/CSP
泰隆（上海） TSOP QFP BGA CSP LCD
上海宏盛 TSOP BGA CSP
安靠（上海） LQFP CABGA FLEXBGA SIP TSOP PLCC MLF CLBGA BGA
勤益（上海） SOT-23 25 26 89 223 25 252 220 263 SOP-8
桐辰（上海） TSOP PQFP PBGA MIC20 BGA sfackBGA PLCC
威宇（上海） PBGA TFBGA QFN SIP QFP
捷敏（上海） DPAK SOIC8 TSSOP8 GEM2021J TSOP6TSOP5 GEM2928J
南通富士通 DIP SIP SOP QFP SSOP TSOP TQEP LCC MCM
首钢NEC SSIP SOP SSOP DIP SDIP SOT QFP TSOP
上海阿法泰克 PDIP PLCC TSSOP SOIC MSOP TSOP TO220 SOT23
无锡华芝 SDIP24 54 56 QFP48
上海华旭 DIP8 14 16 18 20 22 24 28 36 40PIN SOP8 14 16 20 28PIN QFP44 56PIN PLCC68PIN SIP9 10 DIP14
宁波明昕 TO-92 TO-126 TO-220 TO-251
上海新康 SOIC-8系列 TSOP-6 PPAK SUPAK SOT
乐山-菲尼克斯 SOIC TO-220 SC59 SOD3 SOT等
深爱半导体 TO-92 TO-126 TO-220 TO-3P TO-3
三菱四通 MCU MSIG SCR-LM
万立电子（无锡公司） TO-202 TO-220 TO-126A TO-126B TO-3PL TO-3 F2
上海松下 NL-95 FS-16S QFS-80 TOP-3E TO-220E QFP-84 LQFP SDIL-42 USOF-26 E-3S LQFP-80 SDIL-64
深圳赛意法 DIP8-16 SOP8 DQPAK TO-220 BGA
无锡开益禧 TO-92 220 126 3PN 3PH 92M SOT-23
上海永华 TO-92 TO-251 220 3P
江苏长电 HSOP SDIP HSIP SSOP FSIP FDIP DIP QFP PLCC LQFP PQF TO系列 SOT/SOD系列 DIP系列SOP系列
天津中环 高压硅堆为主
北京东光微电子 塑封线可封装DIP系列
北京宇翔 CC4000系列BH54HC/74HC系列 HTL 专用IC
厦门华联 DIP8-28
新会硅峰 TSOP SOJ DIP COB
成都亚光电子 SOT23 系列
天水永红 SOP SSOP QFP TSOP SSOP
中国振华永光电工厂 SOT23系列
西安卫光 TO-110 TO-126 TO-3P
上海华旭 DIP8-36 40PIN SOP8-20 28PIN QFP44 56PIN PLCC68PIN SIP9 10 DIP14
华越芯装 TSOP QEP
广东粤晶高科 SOT-23 SOT-323 TO-92 TO-92L TO-126
吉林华星 TO-92 TO-126 TO-220 TO-3P F2
中科院微电子中心 TO-92 120 126 DIP8-24
济南晶恒 TO-220 257 254
无锡微电子科研中心 CDIP CerDIP FP QFP PGA LCC BGA
佛山蓝箭 QJ D1P8-28 40 SIP-9 SDIP-42 电子模块等
无锡玉祁红光厂 TO-92 92S 126 126B等
北京微电子技术研究所 DIP LCC PGA BGA MCM

芯片封装技术知多少

我们经常听说某某芯片采用什么什么的封装方式，在我们的电脑中，存在着各种各样不同处理芯片，那么，它们又是是采用何种封装形式呢？并且这些封装形式又有什么样的技术特点以及优越性呢？那么就请看看下面的这篇文章，将为你介绍个中芯片封装形式的特点和优点。

一、DIP双列直插式封装

DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。

DIP封装具有以下特点：

1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。
2.芯片面积与封装面积之间的比值较大，故体积也较大。
Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。

二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装

QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。

PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。

QFP/PFP封装具有以下特点：

1.适用于SMD表面安装技术在PCB电路板上安装布线。
2.适合高频使用。
3.操作方便，可靠性高。
4.芯片面积与封装面积之间的比值较小。

Intel系列CPU中80286、80386和某些486主板采用这种封装形式。

三、PGA插针网格阵列封装

PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。

ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。

PGA封装具有以下特点：

1.插拔操作更方便，可靠性高。
2.可适应更高的频率。

Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。

四、BGA球栅阵列封装

随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。

BGA封装技术又可详分为五大类：

1.PBGA（Plasric BGA）基板：一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这种封装形式。

2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式。

3.FCBGA（FilpChipBGA）基板：硬质多层基板。

4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板。

5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。

BGA封装具有以下特点：

1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。
2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。
3.信号传输延迟小，适应频率大大提高。
4.组装可用共面焊接，可靠性大大提高。

BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。

五、CSP芯片尺寸封装

随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。

CSP封装又可分为四类：

1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等。
2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等。
3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC。
4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。

CSP封装具有以下特点：

1.满足了芯片I/O引脚不断增加的需要。
2.芯片面积与封装面积之间的比值很小。
3.极大地缩短延迟时间。

CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN／GigabitEthemet、ADSL／手机芯片、蓝芽（Bluetooth）等新兴产品中。

六、MCM多芯片模块

为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(Multi Chip Model)多芯片模块系统。
MCM具有以下特点：

1.封装延迟时间缩小，易于实现模块高速化。
2.缩小整机/模块的封装尺寸和重量。
3.系统可靠性大大提高。

结束语

总之，由于CPU和其他超大型集成电路在不断发展，集成电路的封装形式也不断作出相应的调整变化，而封装形式的进步又将反过来促进芯片技术向前发展。