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FPGA数字时钟
该文档为数字钟的顶层文件图。
本设计中，采用了60进制计数器，和24进制计数器，再加上一个四位数码管动态显示，和行列式键盘控制组成一个简单的数字钟模块。
其实整个设计的思路十分简单，先设计计数模块然后加上显示模块，一个简单的时钟就组成了。在键盘模块上设计上，由FPGA是基于硬件语言的设计，所在设计上，总觉得不像单片机那样设计的灵活，在设计过程中经过带着单片机的那种设计思想导致语言的编写经常出错。
系统分类:
CPLD/FPGA | 用户分类:
FPGA | 来源:
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