常识（1）

一、tcp/ip的三次握手：

      其实很简单，三次握手用来表示tcp建立连接的过程，首先客户端向服务器发送连接请求，服务器收到后确认收到了来自客户的包，再返回一个包，客户端收到后确认并返回一个包，包发送完毕，一个连接就建立了。

二、软件开发模型：

     常见的有：

    边做边改（build and fix）型：小作坊式；

    瀑布模型：文档驱动，自上而下，是一种线性的开发模式，开发过程中会产生大量文档，不易于管理；开发成果在末期才能显现，增大了开发的风险；早期的错误不易发现；

     快速原型模型（rapid prototype）：首先建立一个快速原型，由客户对原型进行评价，然后再细化开发的需求。

     增量模型（incremental model）：在各个阶段并不交付完整的产品，而是交付开发产品的一个子集。软件被划分为一系列的增量构件。增量模型的缺陷一个是对软件的开放性要求较高，另一个是容易退化为边做边改型。

     螺旋模型（spiral model）：结合了瀑布模型和快速原型模型，强调风险分析，适合大型软件项目。含多次迭代。

     演化模型（envole model）：先根据客户需求完成核心需求的软件，实际上，可以看成是多次重复的瀑布模型。

     智能模型（4代技术）：界面友好，适用于小型事务型应用程序开发。

     混合模型（hybrid model或者meta model）：综合使用多种软件开发方法。

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Art of analog layout(chapter 1)

都是以前看过的书，重新拿起来了，毕竟跟以前看的感觉不一样了，确实基本都能理解了。

这一章没什么好说的，需消化理解的东西不多。主要提到了几个概念，我觉得把这几个概念搞懂就差不多了。

valence electrons  ；

three types of bonding：metallic bonding、Ionic bonding、covalent bonding；

semiconductors;

random thermal vibration;

bandgap energy;

hole;

mobility;

direct-bandgap semiconductor;indirect-bandgap semiconductor;

quantum mechanical;tunnel;

traps;recombination centre;carrier lifetime--swithing speed--gold;

intrinsic/extrinsic semiconductors;

majority carriers/minority carriers;

acceptors;donors;counter doping;

diffusion;drift;

PN junction/a junction;

excess minority carriers;

built-in potential;contact potential;

space charge layer;depletion region;

rectifiers;reverse conduction/leakage;

schottky barriers;majority carrier device;

work function--contact potential;

zener diode;reverse breakdown--avalanche multiplication--tunneling--quantum mechanical--zener breakdown--which predominates;

ohmic contacts--support tunneling at low voltages;

thermoelectric effect;

forward active region;reverse active region;

neutral base region;beta(低电流时小for leakage，大电流时rolloff for low emitter injection efficency--high level injection);gold-doping;

emitter injection efficiency;

bipolar junction--saturation region--forward active region;Early Effect--lightly doped collector;

collector-base avalanche;base punchthrough;

thin silicon dioxide--gate dielectric;different work function;field effect transistor;

channel;threshold voltage;

inverted;accumulation;

FET--symmetric--asymmetric;

threshold ajust implant--Vt adjust implant;

depletion mode NMOS---depletion NMOS,enhancement NMOS;

MOSFET--linear region(triode region)--saturation region;

pinch-off;channel length modulation;body effect(backgate effect);

subthreshold ;

hotcarrier injection;

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Thomas Lee"CMOS集成电路设计”chapter7 第二部分

时隔两天，依然大雪。莫非真的有什么冤情，呵呵。

上次讲到了开环时间常数，下面总结一下闭环RC常数。

需要注意的方面跟开环的差不多，可以一一对应。

有几个公式：

Td=Td1+Td2；

总的trise是各个trise的平方和的根植；

w3dB trise="2".2；

主要就这些内容，文章还提到：do not fall into the trap of believing that these rules of thumb are exact and universally applicable.

写到这里，玩去了。。。

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Thomas Lee射频集成电路设计 -第7章 笔记

今天外面下大雪，实验室一个人都没有，挺无聊的，把最近看的写下来。

Thomas Lee的书买了好多年了，基本没看过。要过年了，心情很差，毕设题目一换再换，现在对毕设的题目都有反感了。接下来的一年压力很大。不多扯了，还是把第7章的内容作个小结吧。

chapter 7: 带宽估计技术

主要内容包括：开环时间常数，闭环时间常数，带宽和risetime关系。开环时间常数用来估计高频的3dB频率，闭环时间常数则是用来估计低频时的3dB增益时的频率，而Bandwidth和risetime的联系也就是频域和时域的关系。

对应的几个结果：Wh = 1/{sigma（RiCi）};

                                  Wl = sigma{1/(RiCi)};

                                 BW  risetime = 2.2；

关于开环时间常数法，需要注意的有：

1、这个方法的一个前提：传输函数的零点远离原点，传输方程采用全极点模型；适合于实际存在一个主极点的情况，但很多情况下，如amp一般都有一个dominant pole；（damping ratio="阻尼系数"，为了防止ringing，二阶系统的阻尼系数一般比较大，也就比较好地防止了估计出现很大偏差的情况）

2、这种方法计算出来的3dB带宽是非常保守的，实际带宽要比估计值大。原因在于没有考虑电感的因素；（我的理解是两个时间常数，但符号不一致，所以实际的情况比估计的分母要略小，故实际带宽大于估计带宽）

3、每个时间常数与实际电路的极点并无对应关系，甚至连数量都并不一致；

4、并不是电路中的每个电容都可以用来计算开环时间常数的，比如去藕电容，可以用“high frequency regime”，如果电容的容抗相对于面对其的电阻是高频短路的话，那么就不需要考虑这个电容；也可以用假想实验的方法，虚拟地去掉一个电容，如果因此增益不变或下降，说明这个电容不必计算在内；

5、在介绍一个开环常数的例子时，里面提到几种方法很有用：如：为提高带宽，采用multistage，采用cascode一方面提高增益，同时屏蔽掉密勒电容，采用共源极减小输入阻抗Rs，采用正反馈以产生负电容-负的时间常数；carefully placement of zeros（antipoles）or complex poles will extend the BW；

看来又要分几个部分了，本来以为很少的东西，其实真的要消化，真的不少啊。

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High-Speed Digital Design--第二章解读（后半部分）

这个札记作的有点繁琐了，不过写下来终归是好的，多少加深点印象。

2.2.6.7  电流源输出功耗：里面举了一个databus的例子，没怎么看明白，数据线上的data向两边传播，可能会损坏前后的数据，但为什么OC都就不行，电流源可以，不理解。

2.3  速度：一个公式，比较重要：dI/dt（resistor）=dV（t）/（dt R），dI/dt（capcitor）=second derivative of V(t) versus t 乘上电容值C，可见电容较电阻影响大；

2.3.3 bottom line-voltage margins。要知道Voh，Vol，Vih，Vil的基本涵义，一般来说，低温时voltage margin较差；ECL比TTL系列的margin好；

2.4  封装方面的问题：lead inductance，lead capcitance，heat dissipation

     Ground bounce地弹产生的原理，地弹造成double clocking，DIP〈SMT，separate Ground reference pin；要预测地弹的大小，需要知道几个参数：switching time+load capcitance or resistance+lead inductance+switching voltage。

   Lead inductance很大程度上取决于封装的方法，采用wire bond 或 TAB或Flip-Chip的方法可以减小Lead inductance。TAB可能存在的问题时无论chip bonding pattern还是pcb设计变更，都要改变flex circuit；Flip-chip则存在chip和PCB热膨胀系统不同的问题，cooling也是问题之一。

  降低地弹的方法：增大switching时间，ground spaced evenly around the die，separate reference ground pin，diferential inputs。

  Lead capacitance，Crosstalk=Cm/C1。

2.4.3 热传递系数--Phi（JC）—Phi（CA），一个公式Tjunction=Tambient+Phi（JA）P；

  ft/min=feet/minute经常被用来描述heat sink的功能，400ft/min是很大的值。

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High-Speed Digital Design--第二章解读（1）

        最近事情很烦，又是换课题，股市也不太平，又是饭局，学业是荒废了。看完这一章前后共花了5天，天哪，以这样的速度，估计毕业前只能看完这本书了。嘿嘿，该仔细的还是不能马虎，也不能光图速度阿。

        把第二章，我认为比较重要的摘录如下，以后也可以拿来看看。

Chapter 2：High-Speed Properties of Logic Gates

开头指出功耗、速度和封装的重要性，而且这三者间存在tradeoff，接下来列举了wire spring relay 的例子来说明（不知道是什么东东）。

2.1 说明了wire spring relay

2.2 功耗：指出很多元器件的datasheet给出的typical supply current （Icc），Icc没有考虑到负载很重和高度运转时的情况，因此实际消耗电流会比Icc大很多。

     电源消耗分为四部分：Input power，internal dissipation ，drive circuit dissipation，output power，每部分又分为动态和静态。input power是输入级上的耗电，internal dissipation是无负载时电路内部耗电，drive circuit dissipation是带负载时驱动电路的耗电，output power很清楚的。

    2.2.1 动态vs静态 功耗：计算静态功耗时一般是两种状态的功耗平均一下，当然也可以采用权重的方法，如果在一种状态的时间比较长的话；

   2.2.2 驱动容性负载时的动态功耗：power=FC sqrt（V）  ，功耗以热的形式消耗在驱动电路上；

   2.2.3 active power due to overlapping bias current：采用推挽输出电路时，在P管下连接一个二极管可以改善p管和n管同时导通的情况。在肖特基TTL以前，TTL基极存储电量的缓慢放电导致overlap 的出现。每个周期overlap电流的能量是一定的，频率越高，overlapping 电流功耗越大。由于overlap电流的出现，TTL电路不适宜用于线性信号处理，ECL电路在这方面有优势。

  2.2.4 Input Power：four logic family：CMOS /TTL/ECL/GaAs，其中input power CMOS最低

  2.2.5 internal Dissipation：无负载时测试各个状态时功耗，然后平均化，得到Pquiescent，Kactive=（Ptotal-Pquiescent）/F，在多个cycling测试得到Ptotal。CMOS电路的internal power和frequency基本成正比。有些CMOS器件采用等效电容Cpd来表示internal power dissipation。这个模型把内部电容和overlap bias current集中起来，虽然overlap bias current的功耗并不与电压成平方关系。

  2.2.6 Drive circuit  dissipation：四种驱动电路类型，推挽输出/射极跟随/集电极开路/电流源

    2.2.6.1 推挽输出的静态功耗：公式很简单，不列出来了；

   2.2.6.2 推挽输出的动态功耗：推挽输出的一个优点是输出摆幅大。文中举了个由于多个bus导致RC延迟时间增大的例子，值得注意。

   2.2.6.3  射极跟随输出电路的静态功耗：公式很简单。改变射极跟随电路接地电位的值，对于功耗和速度都没有影响，不同的是：低电压可以省去独立的power supply，较高的电压由于采用较低的电阻，有利于阻抗匹配。

   2.2.6.4  Split pull-down terminations：就是用一个电阻接Vee，一个电阻接Vcc的方法替代一个电阻，有利于阻抗匹配；

   2.2.6.5  射极跟随电路的动态功耗：下拉电阻的功耗往往比给负载电容充电的动态功耗大很多，这条对ECL系统适用，对于集电极开路/电流源输出，也是一样。

   2.2.6.6  TTL和CMOS开漏输出的功耗：静态功耗的计算类似于射极跟随的情况；BTL family集成了肖特基二极管，输出电容低是BTL的主要优势。而推挽输出必须有一个反偏的be结，输出电容就很大。

内容有点多，把它分成两部分。

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High-Speed Digital Design--据说是数电经典之作

两天时间，终于看完了第一章，很多都似懂非懂，不过个人觉得重要的几点还是记下来。很多不懂的只能留待以后解决了，要仔细看完这本书真是很花时间的。

第一章都是介绍基础内容，可我看在看这本书之前，还是要有很多模电数电的基础，讲的内容很细致深入，至于基础嘛，只是说话题都是电容电感的，没复杂电路而已。

重点摘录如下：

1.1  趋肤效应；上升时间Tr=10%-90% ，Knee Frequency="0".5/Tr，这个频率跟clock rate没关系，同样这个频率不是很精确，信号的大部分能量处于Knee Frequency以下；

1.2  延迟时间与介电绝缘常数的平方根成正比，Er越大，延迟时间越长。封闭的电场环境Er较高，延迟大。因此，PCB外层比内层Er低，延迟短。空气的延迟时间是85ps/inch；

1.3 集成与分布系统：提出了一个概念---length of  an electric feature，例如length of rising edge，l=Tr/D，D=delay per inch。〈1/6l的长度的可认为集成器件；

1.4  3dB和RMS带宽：重要的一个概念--从模拟系统向数字系统的转变可以认为是频率响应到上升时间的转变；F3dB=K/Tr，K取决于具体的波形，一般为0.35左右；类似地，Frms=K/Tr，K取0.45左右；

1.5  四种阻抗形式：电容电感、互容，互感（暂且这么称呼）；

1.6 普通电容：考虑普通电容的阶跃响应，注意在上电瞬间，会先有一个小脉冲，这是由于导线或其他的电感效应产生的。

     测量电容的电路要记住：cable并非越长越好；戴维南等效电路；计算公式C=t/R，t为时间常数，t为降到63%的时间；

1.7  普通电感：同样要记住测试电路，这里戴维南等效电路的阻抗很低，是为了获得较大的L/R时间常数，实际上测试到的脉冲电压没有理论的高，是由于阶跃电压上来过程中测试点电压就在下降；测试的亮点电压比值是1/e；

1.8  由于噪声的存在，取两点电压的测试结果不一定准确，因此采用测量电压面积的方法，具体公式为L=（area）（Rs）/delta V；基本的原理是噪声电压积分为零；

1.9  mutual capacitance：主要的几个公式Im=Cm dV/dt，dV/dt=delta V/Tr，Crosstalk=RbIm/delta V="RbCm/Tr"；测试Cm也可以采用面积的方法，即Cm=area/（Rb delta V），采用电阻两端接地的方法可以使串扰变为原来的1/6；

1.10  mutual inductance：电流环产生磁场，磁通量，与1.9类似，也有一套公式，但总得来说，mutual inductance引起的crosstalk比mutual cap多的多。在计算Lm的时候要扣除Cm的因素；

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关于Vantis的“High Speed Board Design”

      花了四天时间，终于把40页的东西看完。收获不少啊，看下来，原理面的就不说了，操作上要注意以下几点：

1、Power Plane的设计，模拟和数字电源分开，在需要信号地面回路的情况下采用Jumper的方法；部分敏感元件采用马蹄形电源腐蚀的方法；

2、阻抗匹配，用来对付振铃、反射、串扰都很有用；包括源端和终端匹配；印象比较深的是源端阻抗匹配，甚至可以用于某些分布负载的情况，电路连接也简单；终端阻抗匹配要考虑到DC驱动大电流的问题，感觉采用RC串联接地的方法避免直流会出现的问题，还是比较实用的方法。

3、尽量减小电流回路，减小各条电流回路的重合，用来改善感性串扰；解决容性串扰的方法是远离信号线，或在中间加入地线，地线除良好接地，孔间距为1/4最高信号波长。

4、关于磁珠和EMI滤波器。EMI滤波器主要还是匹配问题，采取何种匹配网络取决于两端的阻抗情况，直观上，L型网络用于一端高一端低，PI型用于两端高，T型用于两端低，还是比较容易理解的。关于磁珠，主要是插入损耗的公式，由于可能掩盖问题真相，减缓线路速度，文章并不建议采用。

5、文章中提到的几个关键词我梳理了一下，有：Power Plane  、Terminating、Loop、ring、reflecting、crosstalk。我觉得文章确实都是围绕这几个方面展开的。

6、文章提到了Digital Design 的基本经典书籍，看来要抽空看一下了。

7、我看的时候对照了网络上流传的几个版本看的，原版的当然要，另外两个都网友翻译的，一个pdf版，一个是word版的，各有所有。pdf版本有一个致命错误，把transition time翻译成传输时间，应该是信号转换时间，让我捉摸了很久。其它的都差不多，总的还都是围绕几个关键词展开。

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