HDL 其他相关软件 2008-7-23 16:05:59

其他相关软件 Mentor公司出品，VHDL/Verilog完整开发系统，可以完成除了布线以外所有的工作，包括三套软件：HDL Designer Series（输入及项目管理），Leonardo.Spectrum（综合）和Modelsi…

博客：walnutcy | 类别：CPLD/FPGA | 评论：0

Verilog HDL 中时间尺度 2008-5-9 20:34:54

`timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度…

博客：likee | 类别：CPLD/FPGA | 评论：0

VHDL和Verilog HDL的可综合性对比 2007-7-27 16:21:49

同学给我发了篇VHDL和Verilog HDL的可综合性对比的文章，觉得不错，发出来跟大家分享。谈VHDLVerilog的可综合性以及对初学者的一些建议

博客：von_ddt | 类别：CPLD/FPGA | 评论：1

北航夏宇闻verilog讲稿ppt 2006-11-10 18:41:46

博客：yuxi5002 | 类别：CPLD/FPGA | 评论：11

synplify,ISE,ModelSim后仿真流程(转) 2006-11-2 10:04:26

博客：yuxi5002 | 类别：CPLD/FPGA | 评论：5

verilog学习网站 2006-10-26 19:23:24

http://www.asic-world.com/verilog/

博客：yuxi5002 | 类别：CPLD/FPGA | 评论：0

过程赋值连续赋值过程性连续赋值 2006-10-25 21:40:06

博客：yuxi5002 | 类别：CPLD/FPGA | 评论：0

#0延迟 2006-10-24 15:28:05

内部赋值延时是0 (#0) 和无内部赋值延时并不一样,它和没有延时的非阻塞性赋值也不一样,#0 表示在当前所有挂起的事件赋值完成后但在非阻塞性赋值进行前执行的事件,无内部赋值延时的非阻…

博客：yuxi5002 | 类别：CPLD/FPGA | 评论：0

$strobe$monitor$display 2006-10-24 15:16:32

$strobe： 当该时刻的所有事件处理完后，在这个时间步的结尾打印一行格式化的文本, 语法 $strobe( Argument,...); $fstrobe( Mcd, Argument,...); Mcd = Expression {整数值} 规则 • 这些系统任务的变…

博客：yuxi5002 | 类别：CPLD/FPGA | 评论：0

王金明：《VerilogHDL程序设计教程》 2006-10-24 14:13:39

博客：yuxi5002 | 类别：CPLD/FPGA | 评论：1