端接_10

5.4 Tee/star

B1 Star

分支表现出明显的振铃

B2 Tee型结构+长分支

B3 Tee结构+短分支

如前所述，可以通过将两个分支的阻抗增大为原来的2倍，并进行末端端接，可以得到较好的信号质量。[24]

仿真显示，末端端接不能满幅值驱动，可以考虑采用thevenin端接来改善

5.5 Advanced multi-drop

当线路上存在多个负载时，负载有可能不能同时放置在线路的末端，或者线路上存在多个双向I/O的时候，每个I/O器件都能够单独的驱动总线。这时，可以采用末端端接的方案来端接总线。某些情况下，可以采用一些独特的设计。

5.5.1 uni-direction multi-drop
(1) localbus: PLX9054 localbus 和four AudioCodes AC491(DSP) localbus。Clock: 35MHz。只考虑数据从PLX9054驱动到AC491.四片AC491在电路板上无法放在在线路的末端。

[25]you can arrange to have a couple of loads nearby, and a couple of loads lumped together at a distance, here is my preferred topology (please used fixed width font):
         LOAD A                                        LOAD C
DRIVER---+-----SERIES-R---------------------------+
         LOAD B                                        LOAD D
Select a powerful, low-impedance CMOS driver with a risetime of about 2-3 ns. Keep the total net length comprising the DRIVER, LOAD A, LOAD B, and the SERIES-R down to 4 inches or     less. The distance from the SERIES-R to loads C and D can be anything, but you will want to keep loads C and D within a couple of inches of each other. Lastly, pick the SERIES-R to match the expected transmission line impedance of the long section of the net.

信号质量得到明显的改善。

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端接_9

5.3.2.2 末端端接
(1)针对上面daisy-chain/multi-drop拓扑结构中出现的台阶现象，可以考虑使用末端端接，这时候，线路上各点都是一个延迟的样本。

(2)交换机设计中，MAC和PHY之间的MDC/MDIO也是daisy-chain/multi-drop的拓扑结构，这时，多个PHY在物理上不可能都放置在线路的末端，时钟信号MDC应该采用末端端接。MAC：BCM5645；PHY：BCM5421s，BCM5248U ；MDC：12.5MHz；length：23000mil

从仿真结果可以看出，尽管有些过冲，但时钟的边沿还是单调的。注意，在这个仿真的例子中，线路的阻抗等于82ohm，实际板子上的阻抗可能为50ohm，那么需要从新选取端接的阻值，有时候，可能找不到一个合适的解。

5.4 Tee/star
B1 Star

分支表现出明显的振铃。

B2 Tee型结构+长分支

B3 Tee结构+短分支

如前所述，可以通过将两个分支的阻抗增大为原来的2倍，并进行末端端接，可以得到较好的信号质量。[24]

仿真显示，末端端接不能满幅值驱动，可以考虑采用thevenin端接来改善信号质量。

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端接_8

5.3 daisy-chain/multi-drop
 Daisy-chain/multi-drop的拓扑结构多出现在多负载的情况下，比如，一个时钟信号驱动多个负载，地址线驱动多个负载等。在数据线上，也会遇到这种拓扑，但由于数据线是双向的，所以更为复杂一些，这种情况放到后面讨论。

5.3.1 daisy-chain/multi-drop端接方案
5.3.1.1 源端端接
 如果多个负载都集中在线路的末端，那么可以采用源端端接的方案；如果负载之间的距离小于上升沿的1/6，源端端接仍然有效，大于这个长度的时候，可能会出现plateau或glitch。

5.3.1.2 末端端接/末端端接的thevenin等效
 如果负载不是集中在线路的末端，或负载之间的距离超过上升沿的1/6，源端端接可能失效。末端端接或末端端接的thevenin等效端接可以适用于这种情况。由于末端端接在末端消除了第一次反射，没有反射信号到达源端，因此，线路上各点接收到的都是一个延迟了的干净样本。

5.3.2 仿真
5.3.2.1 源端端接
(1) localbus:  PLX9054 localbus 和two AudioCodes AC491(DSP) localbus互联。4in，35MHz。尽管这组总线是双向的，我们只考虑一个方向的数据，PLX9054驱动AC491。

A2 源端端接

信号质量得到明显改善

A3  负载间隔超过信号上升沿的1/6，B，C相距5in，时钟35Mhz。

注意B处的信号的台阶。

A4 三个负载

台阶变得更为明显了。

下面，我们采用端接方案来改善信号完整性。

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端接_7

5.2.3 仿真

5.2.3.1 uni-direction Point-point 略。

5.2.3.2 bi-direction Point-point

(1)PCI: Freescale MPC8247的PCI interface与Broadcom BCM5645 PCI互联，2in走线，33MHz。HyperLynx.

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端接_6

4 总线的topology结构
 常见的topology结构主要有以下几种：point-to-point, daisy-chain, star, Tee, multi-drop.

multi-drop和daisy-chain类似，也可以看成一种。在这些拓扑结构中，总线的类型有分为uni-direction和bi-direction。单向总线简单，而双向的总线复杂一些。有时候，需要把几个网络连接在一起，而网络上的器件有时tri-state，既能输入，又能输出。这种情况下，需要仔细选取端接的方案。

5 端接方案的选择和比较

5.1 端接策略的选择[1][2][4][6][7][8][9]
阻抗控制一般都在+-15%，阻抗的变化对源端端接的影响更大。对于短线(short line)，最小的脉冲宽度接近传输线的延时的时候，选择源端端接更好；对于长线，脉冲宽度比传输线的延时小很多，负载端接(load termination)更为有效。因为可能有多个信号往返与传输线，负载端的反射会返回源端，与传播的信号发生干扰，所以，反射必须在负载端消除。
长线短线的定义在[4],pp-46.这里的短线与前面提到的短线的概念是不一样的。长线定义为传输线的延时至少是信号上升时间（或下降时间）的一半。For a truly long line, one where the ratio of (line delay)/(signal risetime) is greater than 1[10].

5.2 Point-point
5.2.1 uni-direction Point-point
这是最简单的总线布置。最好的方式是源端端接。A point-to-point connection between two components produces optimum signal quality。

5.2.2 bi-direction Point-point
这种情况，总线两端的器件都能驱动总线。总线的结构可以表示为[12]:
[XCVR  A]--[resistor B]--[C--long line--D]--[resistor E]--[XCVR F].
可以采取源端端接的方案。两端的串联电阻加上各自驱动器的输出阻抗，都应该等于传输线的阻抗。

        当一端的器件驱动总线时，源端得到匹配，在负载端，上升时间会比正常源端端接时的上升时间滞后，这是由于额外的端接电阻造成的。正常的源端端接电路，得到的Rc时间常数是Z0C,Z0是线路阻抗，C是负载电容；双向源端短接後，Rc时间常数是（Z0+Rs）C。两个PCI器件的互联可以采用这种方式。

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端接_5

2.4 二极管端接
2.4.1 二极管端接的原理
二极管的偏置电压是Vt，二极管工作在反向偏置的状态，仅有极少量的漏电流流过。因此没有静态功耗。当负载处的电压Vin>Vdd+Vt时，二极管正向偏置，线路上的电压被钳为在V=Vdd+Vt。同理，当电压下降到VSS-Vt的时候（一个负的下冲），下边的二极管开启，相当于一个电阻的作用，传输线实际上就被这个电阻端接。二极管实际上不吸收任何能量，它只是把过冲和下冲偏置到电源或地。

可以用数学来表示上述的关系。假设发送到线路上的初始电压是I，负载处的电压是T，负载处的反射电压是R，那么，这三者可以表示为T=I+R。即R=T-I。如果二极管把电压钳位在Vdd，而初始发射电压也是Vdd的话，反射电压R实际上等于0！。如果I小于T的话，R就不为0，得到一个反射电压，也就是说，二极管端接只能衰减第一次的入射波(大于Vdd+Vt或等于Vdd)。由于二极管不吸收能量，剩余的反射只能依靠线路的电阻衰减。二极管的端接性能取决于它的开启时间，正向偏置电压，和反向恢复时间。

Higher turn-on time, ton, results in undershoot. Higher forward-bias voltage. Higher forward-bias voltage Vff, causes time jitter. Higher reverse-recovery time, trr, increases the rise time, tr, of the signal. Thus, you can pre-serve signal integrity by using a diode that has a small ton, Vff, and trr as a termination device. A Schottky diode possesses these characteristics.[8]

2.4.2 二极管端接的实例
CPCI的背板设计中，CPCI规范指出了对于强驱动和轻负载的情况，可以使用二极管端接(TI-74S1053).

For this specific system configuration, fast Schottky diode signal termination (For example: see Texas Instruments 74S1053 diode array) shall be added to the end of the backplane furthest from the System Slot on all bused PCI signals, as illustrated in Figure 3. The diodes may be added directly to the backplane or via a diode termination board in the slot furthest away from the System Slot. If used, the diodes shall be as near as practical to the end of the net for each PCI signal.

3 端接的功耗分析[1][2][3]

3.1 源端端接功耗
3.1.1源端端接的驱动电流
源端端接总的阻抗是特性阻抗的2倍。因此，当门电路跳变的时候，驱动电流是V/2Z0，这个驱动电流在2TD时间之后变为0(这时，从末端发射的电压返回到源端并被端接电阻吸收)。如果信号跳变很少（也就是不频繁），平均电流会很小，但峰值电流还是V/2Z0。对于快速跳变的电路，在反射电压返回源端之间，下一个跳变就开始了，这时候，需要驱动器持续提供峰值电流。

3.1.2源端端接的功耗
在2TD的时间内，驱动电流是V/2Z0，电压是v/2，因此，2TD期间，端接电阻上的能量是 E="2TD"*(v/2)^2*(1/R).

3.2 末端端接功耗

3.2.1不同末端端接的功耗
末端端接有几种不同的形式，直接端接到GND，split端接，或split端接的Thevenin等效(即端接到一个固定的电压)。
对于split端接，即使没有状态转换，末端端接也要消耗功率。如果状态在HI和LO的时间基本相当，末端端接的功耗是[1]：

对于R1=R2=2Z0 的端接情况，如果高电平和低电平之间的电压差为V，那么，端接电阻的平均功耗是，V^2/2Z0。

下图是不同的末端端接的功耗比较[3]，假设传输线的特性阻抗都是Z0，输出阻抗是R。

对于(a)的情况，在HI状态，静态功耗是：Vdd^2/(R+Z0) ，在LO状态，功耗为0。很明显，直接端接到GND或VCC的缺点是，驱动电路必须能够驱动足够的电流，a中，需要提供Vdd/(R+Z0)。
如果端接到Vdd，如在(b)中，下边的晶体管需要流过同样大的电流。
对于(c)的thevenin电路，功耗则为：VDD2 /(2Z0+R//2Z0),需要的驱动电流是，Vcc/(2(R+Z0))。
对于(d),采用了另外一种方法，端接到一个中间的电压值。Thevenin的等效电压源Vt=VDD/2。功耗是，VDD2 /4(R+Z0)，驱动电流是VDD/2(R+Z0).这种端接的主要缺点是需要一个良好的低阻抗的电压源VDD/2，即需要提供一个端接电压，同时，这个电压源还必须能够source和sink电流。

3.2.2 末端端接的电压摆幅[3]

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端接_4

2.2.2 源端端接的上升时间
从线路上任何一点向源端看去，驱动阻抗都是Z0；当驱动容性负载的时候，得到的响应看起来像个RC滤波器。时间常数t=Z0C；上升时间Tr=2.2倍时间常数=2.2Z0C。对比末端端接时的上升时间Tr=2.2t=1.1CZ0，源端端接的上升时间是末端端接电路的2倍。

2.2.3 源端端接电阻的位置[15]
源端端接的电阻离驱动器越近越好，这样可以减小驱动器和端接电阻之间连线的影响。但是很多情况，特别是BGA的情况，电阻必须放在封装外边比较远的地方，这时，距离就构成了一个问题，我们希望知道，在多大的尺寸之内，源端端接还是有效的。
 

我们假设驱动器和端接电阻之间的stub长度小于1/3上升时间的长度。The connection stub, because it is connected at one end to a low-impedance driver, acts like a little inductor L_STUB.
在频率f，电感的电抗是(j*2*pi*f)L_STUB，因此，端接变成不准确的了。这个电感和端接电阻串联得到R+ Z(L_STUB)。可以预测这样一个阻抗产生的反射——1/2(VSTEP)(LSTUB/Z0)(1/TR), where VSTEP is the step amplitude, Z0 is the transmission line impedance and TR is the 10-90% risetime of the step waveform.可以参考[1],公式4.74.

That’s the theory, except for these embellishments:
1. The stub inductance may be calculated as LSTUB = DLY*Z0, where DLY is the delay of the stub in seconds and Z0 is the stub impedance.
2. Add to the stub inductance the parasitic series inductance of the driver package, LPACKAGE.
3. The stub affects the risetime of the first incident waveform by a tiny amount. Keep the stub delay less than 1/3 of the risetime and you will hardly see this effect. (Thanks to Tom Giovannini and Joe Cahill for reminding me to mention this).
Example: BGA package, LPACKAGE = 6000 pH, with an ideal 70-ohm  series terminator located 1/2 inch (microstrip trace) from the driver package. Assume we have a 3.3-v driver with a 1-ns risetime. In this case LSTUB= 1/2(145 ps/in)(70ohm ) = 5075 pH. The total inductance L TOTAL = LPACKAGE + LSTUB = 11075 nH. The reflected signal: Refl. = 1/2(3.3) [(11075/70) / 1000 ] = 261mV.
If you want 20dB or more of reflected-wave attenuation, use a stub delay of no more than 1/6 the risetime, a very good low-inductance package, and an accurate carbon-composition or low-inductance, non-etched metal film resistor.
 所以，保证驱动器和端接电阻之间的距离<1/6(Ltr)，端接引起的反射就会很小。实际上，这是一个很宽松的条件，按1ns的上升时间计算，1/6上升沿长度将达到1in，实际上，无论如何我们也不会把电阻放在那么远的位置上。

2.3 末端端接的交流偏置（AC termination）
 由于末端端接和split端接有一个到地的直流通路，因此增加了功耗。经常在末端端接使用一个电容来减少静态功耗。

2.3.1 功耗计算
        如果驱动电路处于HI和LO的状态的时间基本相当（直流平衡电路），电容器C1上的电压的平均值将是HI和LO的平均值，那么，电阻R1的功耗是：(V/2)^2/Z0=V2/4Z0。与分离端接相比较，电阻两端的压降是V，功耗是V2/2Z0。浪费的功耗源于Vcc到地的电流。

V是逻辑高和逻辑低的差值。其实，驱动电路的功耗是相同的，只是端接电阻的功耗不同。

如果信号是直流不平衡的，比如，电路处于HI的状态的时间很长，那么，电容就会被充电到V；当电路跳变到LO时，V将全部加在R的两端，驱动电流是V