7段数码管管脚顺序及驱动集成电路 　这里介绍一下7段数码管见下图 7段数码管又分共阴和共阳两种显示方式。如果把7段数码管的每一段都等效成发光二极管的正负两个极，那共阴就是把abcdefg这7个发光二极管的负极连接在一起并接地；它们的7个正极接到7段译码驱动电路74LS48的相对应的驱动端上（也是abcdefg）！此时若显示数字1，那么译码驱动电路输出段bc为高电平，其他段扫描输出端为低电平，以此类推。如果7段数码管是共阳显示电路，那就需要选用74LS47译码驱动集成电路。共阳就是把abcdefg的7个发光二极管的正极连接在一起并接到5V电源上，其余的7个负极接到74LS47相应的abcdefg输出端上。无论共阴共阳7段显示电路，都需要加限流电阻，否则通电后就把7段译码管烧坏了！限流电阻的选取是：5V电源电压减去发光二极管的工作电压除上10ma到15ma得数即为限流电阻的值。发光二极管的工作电压一般在1.8V--2.2V，为计算方便，通常选2V即可！发光二极管的工作电流选取在10-20ma，电流选小了，7段数码管不太亮，选大了工作时间长了发光管易烧坏！对于大功率7段数码管可根据实际情况来选取限流电阻及电阻的瓦数！ 74ls48引脚图管脚功能表 　 74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中，下面我就给大家介绍一下这个元件的一些参数与应用技术等资料。 74ls48引脚功能表—七段译码驱动器功能表 http://www.51hei.com/chip/312.html 74LS47引脚图管脚功能表： http://www.elecfans.com/article/UploadPic/2007-11/2007112922222898029.jpg 共阳数码管管脚图 三位共阳数码管管脚图以及封装尺寸 四位数码管引脚图以及封装尺寸 六位数码管引脚图

7段数码管译码驱动和计数器构成24小时计时器 　这里介绍一下7段数码管见下图 7段数码管又分共阴和共阳两种显示方式。如果把7段数码管的每一段都等效成发光二极管的正负两个极，那共阴就是把abcdefg这7个发光二极管的负极连接在一起并接地；它们的7个正极接到7段译码驱动电路74LS48的相对应的驱动端上（也是abcdefg）！此时若显示数字1，那么译码驱动电路输出段bc为高电平，其他段扫描输出端为低电平，以此类推。如果7段数码管是共阳显示电路，那就需要选用74LS47译码驱动集成电路。共阳就是把abcdefg的7个发光二极管的正极连接在一起并接到5V电源上，其余的7个负极接到74LS47相应的abcdefg输出端上。无论共阴共阳7段显示电路，都需要加限流电阻，否则通电后就把7段译码管烧坏了！限流电阻的选取是：5V电源电压减去发光二极管的工作电压除上10ma到15ma得数即为限流电阻的值。发光二极管的工作电压一般在1.8V--2.2V，为计算方便，通常选2V即可！发光二极管的工作电流选取在10-20ma，电流选小了，7段数码管不太亮，选大了工作时间长了发光管易烧坏！对于大功率7段数码管可根据实际情况来选取限流电阻及电阻的瓦数！ 74ls48引脚图管脚功能表　 74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中，下面我就给大家介绍一下这个元件的一些参数与应用技术等资料。 74ls48引脚功能表—七段译码驱动器功能表 http://www.51hei.com/chip/312.html 74LS47引脚图管脚功能表： http://www.elecfans.com/article/UploadPic/2007-11/2007112922222898029.jpg 共阳数码管管脚图 三位共阳数码管管脚图以及封装尺寸 四位数码管引脚图以及封装尺寸 六位数码管引脚图 74ls48引脚图管脚功能表 作者： 来源：本站原创 点击数：3965 更新时间：2007年12月20日 　 74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中，下面我就给大家介绍一下这个元件的一些参数与应用技术等资料。 <74ls48引脚图> 74ls48引脚功能表—七段译码驱动器功能表 十进数或功能 输入 BI/RBO 输出 备注 LT RBI D C B A a b c d e f g 0 H H 0 0 0 0 H 1 1 1 1 1 1 0 1 1 H x 0 0 0 1 H 0 1 1 0 0 0 0 2 H x 0 0 1 0 H 1 1 0 1 1 0 1 3 H x 0 0 1 1 H 1 1 1 1 0 0 1 4 H x 0 1 0 0 H 0 1 1 0 0 1 1 5 H x 0 1 0 1 H 1 0 1 1 0 1 1 6 H x 0 1 1 0 H 0 0 1 1 1 1 1 7 H x 0 1 1 1 H 1 1 1 0 0 0 0 8 H x 1 0 0 0 H 1 1 1 1 1 1 1 9 H x 1 0 0 1 H 1 1 1 0 0 1 1 10 H x 1 0 1 0 H 0 0 0 1 1 0 1 11 H x 1 0 1 1 H 0 0 1 1 0 0 1 12 H x 1 1 0 0 H 0 1 0 0 0 1 1 13 H x 1 1 0 1 H 1 0 0 1 0 1 1 14 H x 1 1 1 0 H 0 0 0 1 1 1 1 15 H x 1 1 1 1 H 0 0 0 0 0 0 0 BI x x x x x x L 0 0 0 0 0 0 0 2 RBI H L 0 0 0 0 L 0 0 0 0 0 0 0 3 LT L x x x x x H 1 1 1 1 1 1 1 4 为什么把74LS90叫2-5-10进制计数器? 74LS90有四个输出端,分别为Qa,Qb,Qc,Qd,为了讨论方便,我们把它分成两部分,Qa为一部分,QbQcQd为一部分.从CP0加入一个时钟脉冲,Qa的输出端为1(原态Qn=0时),再加一个时钟脉冲,它的输出端又变回到0.如果加入奇数个脉冲,它的输出总是1;加入偶数个脉冲,它的输出总是0.也就是说.加入连续脉冲后,它的输出总是在0和1之间变化,我们把这种计数方式叫模二. 再看模五的工作方式:此时QbQcQd(每一位的位权分别是1,2,4,)构成一个五进制计数器,从CP1输入一个时钟脉冲时,Qb为1,表示记录了一个脉冲,(Qb的位权是1),加入2个时钟脉冲,Qb为0,Qc为1(Qc的位权为2),表示记录了两个数,来了3个时钟脉冲时,Qb,Qc是高电平1(Qb+Qc=3),表示记录了3个脉冲,当第4个时钟脉冲来时,Qd=1,表示记录了4个脉冲.来第5个脉冲时,计数器自动清零,准备下一次的计数.从000,001,010,011,100共有五种状态,因此,把它叫模五计数器. 如何构成5421码的输出? 仍然把时钟脉冲从CP1加入,同时将Qd的输出端与CP0接到一起,此时QaQdQcQb每一位的位权分别是5421.来1个脉冲时,Qb=1,其它=0,来2个脉冲时,Qc=1,其它=0,来3个脉冲时,Qb=1,Qc=1,当第(Qb+QC=1+2),表示记录了3个时钟脉冲,来4个脉冲时,Qd=1,其它=0,表示记录了4个脉冲,同时由于Qd与CP0连在一起,此时CP0也是高电平,当第5个脉冲来时,QdQcQb=0,Qd从1到0,产生一个下降沿,正好作为CP0的时钟脉冲,使输出端Qa=1,表示记录了5个时钟脉冲!QaQdQcQb=1000,在继续记录:输出端按5421码的规律:1001=5+1,1010=5+2,1011=5+3,1100=5+4,在来一个时钟脉冲,输出端变为0000. 如何构成十进制计数器? 把模二的输出端Qa与模五的时钟脉冲输入端CP1连接,就构成了十进制计数器,CP0为计数器的时钟脉冲输入端.输出端QdQcQbQa的位权分别是8421。来1个cp,Qa=1;2CP,Qb=1;3CP,QaQb=1;(Qa+Qb=3);4CP,Qc=1;5CP,QaQc=1;(Qa+Qc=5),6CP,QbQc=1;(Qc+Qb=6),7CP,QaQbQc=1 异步计数器74LS90引管脚图及功能表真值表 74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。如果把二者级联后，就构成十进制计数器。其输出端输出端输出8421码。其引脚排列图和功能表如下所示： 异步计数器74LS90引管脚图及功能表真值表　 74ls90是常用的二－五－十进制异步计数器，做八进制的就先把74ls90接成十进制的（CP1与Q0接，以CP0做输入，Q3做输出就是十进制的），然后用异步置数跳过一个状态达到八进制计数． 74ls90 pdf 资料下载： 以从000计到111为例．先接成加法计数状态，从下图中的74LS90功能表可知,在输出为1000时（既Q4为高电平时）把Q4输出接到R01和R02脚上（即异步置0），这个时候当计数到1000时则立刻置0，重新从0开始计．1000的状态为瞬时状态． 状态转化图中是0000到0111是有效状态，1000是瞬时状态，跳转从这个状态跳回到0000的状态． 把74LS90计数器，74LS48译码驱动电路和7段译码显示器（共阴）组合到一起，就很方便的构成计数译码显示电路。如果用74LS390（TTL)双十进制计数器，就可以构成0--99计数器。也可以构成一个完整的秒脉冲计时器。它们分别由秒个位计时器，秒十位计数器构成。把秒个位的Qc（十进制的4）做进位输出信号送到秒十位的时钟输入端（时钟脉冲下降沿有效），如果用CD40106施密特触发器（或555，74LS00等）组成一个秒脉冲震荡器，接到秒脉冲计数器的个位时钟输入端，就构成完整的秒计时电路。按照秒计时电路的连接方式，可以很方便构成分计时器。把分计时器的十位输出端的Qc仍做为分进位信号送到小时计数器的个位时钟信号输入端。 秒和分的清零：分别把秒十位和分十位上的QbQc接到各自的74LS00（A片）与非门的输入端上。（如：秒十位的输出端Qc，Qb接到与非门1，2脚，3脚输出端接到下一个与非门的4，5脚上，两次取反后，6脚接到秒计时器的清零端上；分十位的输出端QcQb接到与非门的9，10脚上，输出端8脚接下一个与非门的输入端12，13脚上，11脚输出端接到分级时期的清零端上）。当它们在完成本位的清零时，也同时完成了给高位进位任务。 24小时计时器的构成：把小时的个位中的Qc和十位上的Qb作为反馈端取出，分别接到74LS00（B片）的1，2脚上，与非们的3脚输出端接到第二个与非们的4，5脚上，输出端6脚接到小时计数器的两个清零端上即可。当小时计时器个位输出端Qc和十位计时器输出端Qb同时为高电平时，小时计数器清零，计时器开始计时第二个24小时。 365计数器的设计（待续） 该电路设计的主要目的是使学生在提高动手能力方面有所提高。不但学习和掌握计数器的运用，还要掌握焊接技术，原件布局和布线是否合理且美观，学习和掌握电路故障的分析和排除方法等等。实践证明，焊接过该电路的学生感触颇深，体会良多。没有焊接前，不知道7段数码显示是如何工作的，不知道分共阴共阳，不知道译码驱动与计数器之间的关系...等等。

硬件设计鸡毛蒜皮之二

 

 

现象一：我们这系统是220V供电，就不用在乎功耗问题了

点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长（半导体器件的工作温度每提高10度，寿命则缩短一半）

 

现象二：这些总线信号都用电阻拉一下，感觉放心些

点评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了（不要用8毛钱一度电的观念来对待这几瓦的功耗）。

 

现象三：CPU和FPGA的这些不用的I/O口怎么处理呢？先让它空着吧，以后再说 点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号）

 

现象四：这款FPGA还剩这么多门用不完，可尽情发挥吧

点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。

 

现象五：这些小芯片的功耗都很低，不用考虑

点评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可驱动60毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。

 

现象六：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。

点评：大部分存储器的功耗在片选有效时（不论OE和WE如何）将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。

 

现象七：这些信号怎么都有过冲啊？只要匹配得好，就可消除了

点评：除了少数特定信号外（如100BASE-T、CML），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。

 

现象八：降低功耗都是硬件人员的事，与软件没关系

点评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数（多使用寄存器变量、多使用内部CACHE等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的贡献。