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1.一个模块尽量只用一个时钟, 在多时钟域的设计中设计到跨时钟域的最好有专门一个模块做时钟域的隔离。利于综合器综合。
2.尽量在底层模块上做逻辑，在高层做例化，顶层模块只能做例化。
3.在FPGA的设计上禁止用纯组合逻辑产生latch，带D触发器的latch是允许的。
4.一般来说，进入FPGA的信号必须先同步，以提高系统工作频率。所有模块的输出都要寄存器化，以提高工作频率。
5.不要用门控时钟，这会增加设计的不稳定性。如果要用到门控时钟，也要将门控信号用时钟的下降沿打一拍再输出与时钟相与。
6.禁止用计数器分频后的信号做其它模块的时钟，而要改用时钟使能的方式，否则对设计的可靠性不利，也增加了静态时序分析的复杂性。
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CPLD/FPGA | 用户分类:
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