标签：
无标签
目前正在做的东西必须跨时钟域（crossing clock domain），信号非同步的问题很让人头疼。在读资料的时候了解到触发器（flip-flopper）输出会出现半稳态（meta-stability）。一直认为flip-flopper的输出只有“0”和“1”两种状态，怎么出来一个半稳态。其实，flip-flopper在其输入不能满足setup时间和hold时间条件时，它的输出就十分可能是半稳态。半稳态是一种非“0”非“1”或既“0”又“1”的状态，总之，是不确定状态。其保持时间可以持续一个时钟周期。
系统分类:
CPLD/FPGA | 用户分类:
ASIC DESIGN | 来源:
原创 | 【推荐给朋友】 | 【添加到收藏夹】