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最近在弄nandflash,基本完善，发现以前的delay太啰嗦，但就这样挂着吧，算是自己的脚丫了。
最终发现，这种瞬间上升沿触发的模块在实际应用中无法综合成delay电路，瞬间上升沿触发的捕捉，大概只能在sim时候使用了~~ 以下可以综合为实际电路（已验证！）(以下都为)脚丫了。
综合的时候有问题，posedge reg_delay_time不能与clk放在一起，正在找原因。
究其原因，...没想到，更改后可以综合通过。延时和以前一样。
更改后的部分：
可以仿真但无法综合时：
下面是其wave.将counter的位宽更改可以任意delay.
将line 21:delay_time<=4'b0000;移动到line 36处较合适
系统分类:
CPLD/FPGA | 用户分类:
Verilog | 来源:
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