zh-cnGoodspeed Rss6Sun, 12 Oct 2008 12:41:09 GMTFri, 21 Mar 2008 17:18:33 GMThttp://blog.ednchina.com/ostrich1983/96131/message.aspx看了几天的时序分析，现将对于Tsu、Tsh的理解记录下来：举例说明----有两个同步触发器，不考虑他们的clk skew。       Data与Clk是两组接力运动员，他们在比赛但规则不一样。   http://blog.ednchina.com/ostrich1983/96131/message.aspxostrich1983Tue, 22 Jan 2008 17:43:41 GMThttp://blog.ednchina.com/ostrich1983/81850/message.aspx 最近在弄nandflash,基本完善，发现以前的delay太啰嗦，但就这样挂着吧，算是自己的脚丫了。 最终发现，这种瞬间上升沿触发的模块在实际应用中无法综合成delay电路，瞬间上升沿触发的捕捉，大概只能在sim时候使用了~~ 以下可以综合为实际电路（已验证！）(以下都为)脚丫了。综合的时候有问题http://blog.ednchina.com/ostrich1983/81850/message.aspxostrich1983Tue, 18 Dec 2007 14:00:40 GMThttp://blog.ednchina.com/ostrich1983/69935/message.aspx昨天帖了一下为何不见了？再说 使用Modelsim来Simulate Altera ip core想必大多数人会，可对于一个新手来说，任何看起来很小的障碍都会成为其成功或失败的关键。 Simulate Altera ip core，也问过人（办公室的），也问过所谓专业的QQ群，就是没人告诉你，让你不http://blog.ednchina.com/ostrich1983/69935/message.aspxostrich1983Fri, 14 Dec 2007 11:43:38 GMThttp://blog.ednchina.com/ostrich1983/68965/message.aspx例为sync_ram,data为inout port，在Test时，data须定义为wire.另外定义它的两种状态，reg data_in,wire data_out。在初始化in port时候直接使用data_in，代替data作为input时候的状态。所以要将data与连线data_in。oe为http://blog.ednchina.com/ostrich1983/68965/message.aspxostrich1983Thu, 13 Dec 2007 11:24:27 GMThttp://blog.ednchina.com/ostrich1983/68596/message.aspx 我们在TEST时需要做一些特定的触发，而使用FORCE命令太麻烦，这里使用EVENT作为触发和引起触发的动作。与V中一样，@作为wait for trigger，相当于判断，OK后执行下一步，而->表示trigger开始。如例中ini2 ->reset_trigger发生后被ini1所http://blog.ednchina.com/ostrich1983/68596/message.aspxostrich1983Tue, 11 Dec 2007 15:42:32 GMThttp://blog.ednchina.com/ostrich1983/67164/message.aspx断断续续的搞FPGA快一年了，因为只是个小本，所以没有经验（也被认为没有能力）搞FPGA,我就不信了，王侯将相有种乎？于是一而再再而三的撇开工作搞这个。 DMA控制RGB interface LCD，一直被这个问题压抑着。好不容易写好了，控制时序是OK了，就FIFO应该没有和DMA工作起来。老显示个http://blog.ednchina.com/ostrich1983/67164/message.aspxostrich1983