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发表于 2008-4-1 19:00:34

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04-01-2008_verilog真好用

学Verilog差不多半个月了啊，虽然是在课余时间学的......

虽然网上有不少人说在高层的设计上，它不如VHDL，但就目前的我来说，它真的比VHDL好用的多！

哎，今天去做实验，做了个电子琴的程序，其实并不难，只是调音很麻烦，费了不少功夫，即便如此，还是感觉FPGA的实验比汇编等好做的多！

 

 

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