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关于设计

最近在做PCI-PCI桥方面的编码，所用工具是ISE，仿真工具为ModelSim SE，最近发现ISE好像有bug，一个模块编写完成后，后来为了调试方便，我就在输入输出端口中增加了一些内部的寄存器作为输出，重新综合后，问题来了，发现新综合主来的RTL电路中没有我刚增加上去的端口，郁闷，不知道怎么解决，师兄给我的建议是重装系统，太麻烦了，不知道其他人有没有遇到过这样的问题，如何解决？头疼ing

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终于找到问题的所在了，原来我在工程的根目录下放了一个和当前工程相同名称的.v文件，这样ISE综合的时候就综合我根目录下的.v文件。

比如，我的工程是D:/Projedt/CFG/CFG_SAPCE.V

然后我的根目录下D:/也有一个同名字的CFG_SAPCE.V的文件，问题就出在这。

不知道这是ISE设计的一个bug还是我这个只是碰巧出现，有其他人遇到这样的问题吗？唉，每天在这小的问题上兜圈，烦死了。

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