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时序约束 Timequest
使用TimeQuest给SOPC工程添加约束
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FPGA设计复杂度的提高和I/O端口数量的增长驱使Altera开发了新的时序分析工具TimeQuest。TimeQuest时序分析工具简化了时序分析和添加时序约束的过程，使得Quartus用于时序分析的时间更短，FPGA设计实现的性能更高。Timequest提供了一套完整的图形用户界面并支持Synopsys 时序约束（SDC）脚本。TimeQuest是Stratix III和Cyclone III设计的默认时序分析工具。对以后新推出的器件也是默认的时序分析工具。对于那些没有使用高性能外部存贮器接口和LVDS支持的Cyclone III的设计，以及前几代器件的设计，Quartus II软件仍然保留了经典时序分析工具TAN。...
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系统分类:
CPLD/FPGA | 用户分类:
SOPC | 来源:
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