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SOPC SDRAM Nios II
Nios II系统中使用SDRAM
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SDRAM和Nios II连接的典型电路框图如下图所示。SDRAM和System使用同一个PLL输出时钟，可以保证System Clock和SDRAM Clock的相对抖动比较小。外部晶振的时钟送入PLL，然后由PLL产生两个同频的时钟一个供给Nios II系统使用，另一个供给SDRAM使用。（把PLL设置成Zero Buffer Mode可以比较方便地控制SDRAM Clock和输入时钟Extern Clock的相位关系。）Nios II系统中的SDRAM控制器和SDRAM通过双向数据线以及其它的单向控制线和SDRAM相连。...
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系统分类:
CPLD/FPGA | 用户分类:
SOPC | 来源:
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