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最新日志

发表于:2010/2/4 11:40:51
标签：EDN  Engineer  

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点评EDN文章——Oh, to be an engineer in the US

这篇文章最初发表在点评EDN文章小组。今天偶然又看到一篇《开发工程师人生之路》的老文章，也把我这篇几年前写的旧闻拿出来翻炒一下。 #1楼主：Oh, to be an engineer in the US 文章发表于：2008-02-28 14:33刚读完Column: Oh, to be an engineer in the US。作者的词藻华丽，超出了我的词汇量。但是作者的自信心和自豪感我读出来了。Engineers, thank you, our collective quality of life is due largelyto your toil. We owe you. Telecom engineers, the economic and socialbenefits of your efforts are tremendous. Bravo, and keep up the goodwork. And American telecom engineers, the…

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该用户于2010/2/4 11:53:52编辑过该文章

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发表于:2010/2/2 10:57:36
标签：legacy  code  FPGA  

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维护遗留代码（5）——逆向添加时钟约束

问题归结到了时序收敛上，该设计存在的一个最主要的问题是缺少完整、正确的时序约束。时序约束的核心是时钟约束。接下来我要做的第一步是确认该设计包含有多少个时钟，并一一加以约束。 riple 原设计采用了QSF文件作为时钟约束的输入方式。我原本可以从QSF文件得到SDC文件作为TimeQuest时序分析工具的约束输入，但是由于原设计的时钟约束并不完整，只有寥寥数行，所以我还是要从头做起。 riple 给一个设计增加时钟约束可以正向进行，也可以逆向进行。所谓正向，就是从设计的时钟方案出发，在…

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该用户于2010/2/3 14:57:09编辑过该文章

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发表于:2010/1/5 10:57:33
标签：FPGA  资源  

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如何分析FPGA的片上资源使用情况

在维护遗留代码（4）——时序问题初露端倪这篇文章中，我提到“第三方开发的设计中，组合逻辑与时序逻辑的比例为2.6:1”，这是造成该设计时序收敛困难的原因之一。mengyudn朋友很细心，对这个数据的来历产生了疑问。下面我就简单地介绍一下如何分析FPGA芯片上的组合逻辑（LUT）和时序逻辑（REG）的利用率。 riple 一、如何得到LUT与REG的使用比例 riple 我们先看一个FPGA工程的编译结果报告： 在这个报告中，我们可以看到如下信息： Total logic elements 24071/24624(98%): 该芯片中共有24624个LE资源，…

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该用户于2010/1/27 16:27:41编辑过该文章

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发表于:2009/12/29 9:36:11
标签：怡帆  

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救助可爱的小怡帆：凡救一人，即救世界

If I can stop one heart from breaking, I shall not live in vain; If I can ease one life the aching, Or cool one pain, Or help one fainting robin Unto his nest again, I shall not live in vain.-- by Emily Dickinson 偶然在老杳的博客上看到了这篇文章，特转载于此。“凡救一人，即救世界”，我们能做的不多，大家互相转告一下，能转贴就转一下吧。老吾老以及人之老，幼吾幼以及人之幼。愿天下所有的孩子都能健康成长！ IT白领倾家难救4岁绝症女儿 提笔写这篇文章前，老杳想了很久，经常在网上见到绝症孩子募捐的消息，这一次却离自己如此之近，虽然老杳并不认识孩子的…

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该用户于2009/12/30 16:23:58编辑过该文章

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发表于:2009/12/25 9:08:02
标签：遗留  代码  时序  

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维护遗留代码（4）——时序问题初露端倪

在关于代码移交的那篇文章中，我在最后提到了“正确完整的时序约束对编译结果的稳定性影响巨大”。那么这一结论是如何得出的呢？在得出这一结论之前，是怎样的现象导致我们开始向这一方向探索？又是怎样的证据支持我们得出了这一结论呢？在接下来的几篇文章中，我就谈一谈在维护遗留代码的过程中，我们在时序约束和收敛问题上的一些收获。我们先来看看问题是怎么出现的。 riple 代码移交后的一个月内，我们收到多次代码更新，并作了相应的代码编译。编译结果表现出了很大的不稳定性：局部的代…

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该用户于2009/12/29 8:57:18编辑过该文章

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发表于:2009/12/5 21:30:51
标签：遗留  代码  调试  

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维护遗留代码（3）——缺少JTAG接口的遗憾

早在代码移交阶段，我就向第三方提出过电路板上缺少给FPGA预留的JTAG调试接口的问题。电路板上本来已经给CPLD预留了JTAG下载接口，把FPGA连接到已有的JTAG链路中并不是什么难事。可是由于我们看到PCB设计时电路板已经投产，并且是最终要交付用户使用的量产版，即使是这样微小的改动也无法加入了。要改动，只有飞线。 riple 在搭建仿真环境工作的后期，我曾经一度想通过JTAG接口捕获CPU给FPGA中的寄存器写入的命令和参数信息，由于从遗留代码的波形激励文件中能够得到一组有效的FPG…

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该用户于2009/12/28 17:06:21编辑过该文章

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发表于:2009/11/22 17:57:57
标签：遗留  代码  仿真  

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维护遗留代码（2）——从搭建仿真环境入手

代码移交完成后，为了尽快掌握第三方开发的FPGA代码，我面临的首要任务是搭建一个完备的仿真环境。 riple 原工程在Quartus II下采用波形文件搭建了仿真环境。用过Quartus II集成仿真工具的朋友应该了解，与Modelsim相比这个仿真工具存在以下几点不足： 1. 仿真的对象是综合后的网表，而不是HDL语言。如果把仿真对象看作是一个“黑盒子”，网表级仿真和语言级仿真是等价的；但是我面临的问题是尽快学习和掌握FPGA代码，而且后续的工作涉及到调试和维护，我需要的是对代码内部每一个网线型和寄存器型…

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该用户于2009/12/28 16:59:53编辑过该文章

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发表于:2009/11/14 10:33:29
标签：维护  遗留  代码  

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维护遗留代码（1）——从代码移交说起

2009年6月下旬，riple开始着手维护一套第三方开发的FPGA代码。在移交之前，所有的代码维护都是由第三方完成的，我们很难控制项目的时间进度，所以决定自己维护FPGA代码，以求加快项目进度。由于先前没能谈妥代码移交的问题，第三方代码对我们是不公开的，只有最终的二进制文件发布给我们，所以我们对第三方代码的质量、风格一直都没有什么认识。直到移交之后，我们才逐渐对这套第三方开发的FPGA代码有了清晰的认识，一些先前没有出现的问题暴露了出来，一些先前无法解释的问题也逐步有…

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该用户于2009/12/28 17:02:50编辑过该文章

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发表于:2009/11/1 17:23:38
标签：Altera  Forum  

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Altera Forum精彩问答汇总

坛中一日，人间数年！ I can't afford losing any of this kind of invaluable information anymore! It is not too late if I start reading and collecting them from now on. I will look the threads through everyday as I do with my Hotmail E-mails and EETimes RSSs. It's all about Timing：Sun Nov 08 2009 09:35:01 GMT+0800 Timing Analysis of a Source Synchronous Interface Using ALTLVDS Thanks again! Kwalt. Wed Nov 4 2009 21:01:49 UTC+0800 Slack:Not operational: Clock Skew>Data Delay ... No answers yet. Do an experiment myself.Wed Nov 4 2009 20:46:41 UTC+0800 Timing constraints for ALTLVDS I/O Wed Nov 4 2009 20:44:29 UTC…

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该用户于2009/11/12 16:24:24编辑过该文章

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发表于:2009/10/22 17:27:58
标签：FPGA  Methodology  

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《基于FPGA的快速系统原型开发》评阅人意见

国庆放假前，riple曾经跟一家出版社联系过翻译出版《基于FPGA的快速系统原型开发》一书的事，经过了一个多月的等待，得到了否定的答复。原因是该书在Amazon上的星级太低，市场前景不好。悲哀啊！要知道，Amazon上的三条评论中，只有一条公允的评论是真正看过并看懂了该书的资深读者给出的，其余两条都是初学者给打的。这本书的定位原本就不是入门级，初学者的意见又如何作得了数？！ 子曰：君子不以言举人，不以人废言（这句话用在这里并不恰当，可以被理解为：不能因为做出了正面评价就…

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该用户于2009/11/20 8:58:36编辑过该文章

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发表于:2009/8/10 17:34:56
标签：SignalTap  Modelsim  

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从SignalTap II中获取“最真实”的仿真测试向量

在实际工作中，经常会遇到这样的情况：在硬件调试中采用SignalTap II反复多次编译并最终捕获到问题的原因时，才会发现，原来这个问题是逻辑问题，是可以在仿真环境下发现并快速解决的。先前没能从仿真中发现这个问题，要么是因为尚未或难以创建对应的测试向量，要么是因为仿真环境下的测试向量与真实环境下的测试条件存在微小的差异。对于设计工程师来说，由于缺乏相应的技术能力、开发时间，甚至是耐心，我们不可能像验证工程师那样对设计进行全面的仿真验证；即使仿真验证很充分，在实际…

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该用户于2010/1/20 13:22:28编辑过该文章

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发表于:2009/8/9 10:56:50
标签：SignalTap  

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关于FPGA硬件调试的三个问题

1. Q：采用Synplify综合时，如何在SignalTap II中获得对信号的最佳的可观察性？ A：我采用了一个“土”方法：在Synplify的源文件列表中把要观察的模块对应的文件删除，这样Synplify在综合时就会把该模块当作“Black Box”，然后把生成的网表连同被删除的文件添加到Quartus II的源文件列表中进行综合。这样综合后的网表就可以在Quartus II下获得对特定模块最佳的可观察性了。当然，代价是失去了Synplify综合时对该模块的优化。 2. Q：如何把SignalTap II捕获的波形用于Modelsim仿真，从而丰富和补充仿真测试向量？ A：FP…

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该用户于2009/8/26 13:26:29编辑过该文章

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发表于:2009/8/1 19:23:37
标签：Ubuntu  SystemC  OVPsim  

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如何在Ubuntu 8.04下安装OVPsim

OVP（Open Virtual Platforms）成立于2008年3月，成立之初就推出了OVPsim这一免费的虚拟平台仿真工具，在此基础上提供的开放API和开源模型构成了一个完整的虚拟平台开发环境。直到2009年5月之前，在www.ovpworld.org网站上只提供Windows下的免费开发和仿真运行环境，Linux下的开发和仿真环境只有通过Imperas的收费服务才能得到。 riple 在2009年4月9日，www.ovpworld.org向所有的注册用户发送了关于免费提供Linux下仿真工具的调查邮件。在2009年5月20日，根据调查结果，www.ovpworld.org正式提供了Lin…

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该用户于2009/8/9 15:44:51编辑过该文章

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发表于:2009/7/26 19:49:25
标签：进制  

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为什么偏偏是十六进制？——on the road to being a professional

我的数学一直不好！作为一名FPGA逻辑开发工程师，我的二进制数学更是学得不好。 我在小学五年级时就能够用二进制加法法则推导二进制乘法结果了，但是在那以后一直就没有什么长进。 我在研究生毕业时才强记住了2的各次幂的结果：2的3次方是8，2的4次方是16，2的6次方是64，2的10次方是1K，其他的幂次都可以由这些结果推导得到。 直到最近，我还仍然被一个字节可以表示几位十六进制数这样的问题所困扰：一个字节是8位二进制，一个十六进制数可以表示为4位二进制数，所以一个字节表示为2位…

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该用户于2009/8/7 13:47:03编辑过该文章

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发表于:2009/7/20 18:01:16
标签：modelsim  sdf  

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Modelsim时序仿真中遇到的三个问题

我很少做时序仿真（记忆中针对8051的IP core做过QuartusII下面的时序仿真，针对Samsung的一款Nand Flash仿真模型做过Modelsim下的时序仿真）。一是因为仿真速度慢；二是因为仿真的对象是布局布线后的门级网表，许多信号都消失不见了。由于其受限的可观察性，针对布局后网表的仿真并不适用于HDL设计的开发和调试阶段；针对HDL源代码的仿真才能提供最佳的可观察性。 riple 时序仿真不好做，但也并不是一无是处，也有其适用的领域——门级时序仿真是最接近FPGA设计在真实器件中运行行为的仿真，是…

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该用户于2009/8/13 9:29:23编辑过该文章

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