Signal Tap II -- riple's Blog：stay hungry, stay foolish.

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进入逻辑设计这个行业不久，喜欢学习新东西，偶有学习心得，和大家分享，欢迎大家批评指正。

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特别说明一下：Virtual JTAG是一个非常实用的工具，希望更多的朋友把它用起来。

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加快SignalTAP II编译过程的小技巧

发表于 2008-1-2 10:36:08

使用Start Analysis & Elaboration代替Start Analysis & Synthesis可以显著缩短编译时间，对于添加节点来说，效果是相同的。原理如下： riple

Go to the Processing menu, point to Start and select Start Analysis & Elaboration to compile the design.
Before you can connect the ELA to signals in your design, you must first compile the design to build the node database. For this step, you do not need to fit the design completely. The Start Analysis & Elaboration command builds the node database, but stops before the fitting step.

可以简单的认为：Start Analysis & Synthesis = Start Analysis & Elaboration + Mapping。Start Analysis & Elaboration可以建立未经过器件结构映射的设计数据库，而Start Analysis & Synthesis建立的是经过器件结构映射和优化的设计数据库。 riple

同样，如果只需要观察一个设计的层次关系图，也可以使用这种方法加快速度。 riple

同样，如果只需要观察一个设计的RTL视图，不需要观察Technology Map视图，也可以使用这种方法加快速度。 riple

背景资料：Using SignalTap II Embedded Logic Analyzers in SOPC Builder Systems riple

系统分类:	CPLD/FPGA
用户分类:	Signal Tap II
标签:	SignalTAP 编译选项
来源:	原创

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使用SignalTAP II必须要关闭的编译选项

发表于 2008-1-2 10:21:41

以前遇到过几次类似问题，只知道关闭一下就可以通过，但是没搞清原理。在Altera的一篇文档里找到了答案： riple

In the Settings dialog box, under the Compilation Process Settings section, select Incremental Compilation. Set the Incremental Compilation option to Off.
By turning off the Incremental Compilation option, pre-synthesis signals can be added to the SignalTap II ELA in the later sections. Pre-synthesis signals exist after design elaboration, but before any synthesis optimizations are done. This set of signals should reflect your register transfer level (RTL) signals.

背景资料：Using SignalTap II Embedded Logic Analyzers in SOPC Builder Systems riple

系统分类:	CPLD/FPGA
用户分类:	Signal Tap II
标签:	signaltap 编译选项
来源:	原创

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2

如何在SignalTAP II中保留特定节点

发表于 2008-1-2 10:11:27

在使用SignalTAP II的过程中，我经常发现一些用于调试的逻辑（比如调试用的计数器）会被优化掉，不能出现在调试波形中。在Altera的一篇文档中，发现了以下关键信息： riple

In the logic synthesis stage, the Quartus II software may optimize away signals that you are trying to analyze with the SignalTap II Embedded Logic Analyzer. If this occurs, you will see a compilation error. You can force the Quartus II software to preserve these signals by adding the keep or preserve attribute in the source HDL to the signals you want to monitor.

The keep attribute is used for a wire or net node. For example:
In Verilog:
    wire my_wire /* synthesis keep = 1 */:
In VHDL:
    signal my_signal: bit;
    attribute syn_keep : boolean;
    attribute syn_keep of my_signal: signal is true;

The preserve attribute is used for a register. For example:
In Verilog:
    reg my_reg /* synthesis preserve = 1 */:
In VHDL:
    signal my_reg: stdlogic;
    attribute preserve : boolean;
    attribute preserve of my_signal: signal is true;

背景资料：Using SignalTap II Embedded Logic Analyzers in SOPC Builder Systems riple

系统分类:	CPLD/FPGA
用户分类:	Signal Tap II
标签:	signaltap 保留节点
来源:	原创

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4

锲而不舍--使用signaltapII调试FPGA设计中的bug

发表于 2006-11-22 18:50:28

工作以来，学到的最有用的调试方法就是：锲而不舍，一条路走到底。 riple

学到的最有用的调试格言就是：“三心，细心、耐心和责任心”。 riple

我采用signaltap的通常步骤是： riple

1. 勘查现场。bug通常不是系统停顿的直接原因；bug发生时，系统按照正常的协议运行，直到走入死胡同，表现为停顿或异常。虽然此时的系统状态不是bug本身，但是这是我们查找bug的唯一可靠线索。当然，如果能通过分析代码确定bug的位置会更省力。我在分析不了众多的并行事件时才会求助于signaltap。 riple

需要观察的系统状态包括：与故障相关的FPGA IO引脚，与故障相关的状态机状态（在这一步不建议引入状态机的输入信号，即使你怀疑哪些输入信号有问题，也最好假装不知道）。 riple

这一步一定要沉住气，一次就可以把所有的异常状态确定下来。 riple

2. 顺藤摸瓜。查到了系统的停顿状态（状态机的状态值）或异常的表现（IO取值异常），就要按照状态机的跳转顺序或IO输出的驱动逻辑，逆向设置触发条件，确认在哪个状态、什么样的输入条件导致状态跳转错误或怎样的逻辑组合导致输出异常。 riple

这一步需要综合捕获的波形和对应的HDL代码才能有效地设置触发条件。这时引入状态机的输入信号和组合逻辑的驱动信号才更有效。 riple

在这个顺藤摸瓜的过程中，会逐步发现某些异常现象。由于FPGA的资源有限，不能设置过大的存储深度，想要同时看到异常的原因和结果是很困难的。举个例子，用50MHz的时钟作为采样时钟，相邻两个采样点的时间间隔是20ns，如果存储深度设为256点的话，一次循环采样可以观察到的时间间隔是5us，对于FPGA本身来说是够了，如果系统中还有其他反应较慢的器件（比如较慢的CPU），这样的观察时间是不够的。这时就需要利用各种触发方式和综合各种触发条件（比如多设一级触发深度）。（以后我会给出signaltap设置选项的用法和用处） riple

这一步是发挥调试人员聪明才智的一步。 riple

3. 设置陷阱，守株待兔。随着离bug作案的时间越来越近，幸运的话，可能已经看到bug在手舞足蹈了。在这一步，一定要通过设置触发条件把bug每次作案的照片（波形）都拍下来。合理的触发条件可以保证每一次抓到的波形都是bug作案的真实写照。 riple

这一步很关键，如果不能抓到bug作案的快照，就不能定位bug。没有证据就下结论是很危险的，可能前功尽弃。 riple

每到这个时候，我就把自己想象成一个戴着皮帽，穿着翻毛皮袄，腰插烟袋杆儿的猎人，在雪地里蹲了三天三夜，正眼看着猎物一步一步走进自己设置的陷阱。 riple

4. 亡羊补牢。捉到了bug，就该处理它了。是自己模块的问题，就要闭门思过了 icon ；是外部的问题，就可以兴师问罪了 icon 。 riple

系统分类:	CPLD/FPGA
用户分类:	Signal Tap II
标签:	FPGA bug
来源:	原创

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5

资源受限--使用signaltapII调试FPGA设计中的bug

发表于 2006-10-18 14:27:27

FPGA的资源是有限的。 riple

设计已经占用了可观的资源（%的LE，%的MB），signaltap还要和设计抢占资源。“抢占”在这里是很贴切的，既包括抢占LE、MB，还包括布局资源和布线资源。我把“抢占”造成的影响叫做“测不准原理”。这一原理是贯穿signaltap调试始终的一条基本原理。一句话来说，就是“对信号的观察会引入对信号的影响”。 riple

这些影响绝大部分表现不出来，或者是我没有刻意去观察；但是表现出来的影响是原有的设计功能发生了变化。有的变化是原有的bug不出现了（这应该看作是坏的变化），有的变化是新的bug出现了。 riple

据我分析，造成这些影响的可能原因有以下几个： riple

signaltap工具本身存在bug。这一点我无法证实，只是猜想。signaltap的原理是在设计的网表中插入触发逻辑和存储逻辑以及用于和PC机通讯的虚拟JTAG链路实现嵌入式逻辑分析仪功能的。这一插入过程是由QUARTUS软件完成的，对用户是不可见的。由于用户无法控制和约束这一过程，加入signaltap后的电路功能与用户设计初衷相违背也是可能的。 riple
被观察的信号扇出变大，造成设计的时序余量发生变化。实现触发逻辑需要在信号路径上加入触发器和组合逻辑，这样一来必然造成被观察信号的扇出变大，信号的输出延时增大。如果被观察信号的时序很紧张的话，加大信号的延时可能使时序关系变好（原有的bug不出现了），也可能恶化其时序（bug出现得频繁了或新的bug出现了）。 riple
由于“抢占”的存在，造成设计的时序余量发生变化。由于触发逻辑和存储逻辑的加入，FPGA的资源要重新分配。原设计在FPGA内的布局位置和布线资源会发生变化，时序也会受到影响。往往加入signaltap后，布局布线后的时序分析结果会比原来差。 riple

我解决上述矛盾的方法是尽可能少地添加被观察信号。我常用的几个方法是： riple

在每次重新编译之前，对信号的保留做一个评估，如果被观察信号被证明与要查找的问题无关，就删除这个信号。 riple
在每次编译成功之后，要查看编译报告，如果系统的逻辑资源利用比例在95%以上，就要考虑去除一些被观察信号或去除几个触发级别，或者减小采样深度。 riple
如果有必要的话，把仅需要作为触发条件的信号的采样使能关闭也能显著减少逻辑资源的占用。 riple
系统存储资源的占用比例也要考虑在内，不可占用太多。与此相关的选项是采样深度、信号个数、信号的采样使能是否关闭。 riple
编译成功后，要查看时序分析报告。如果系统时序下降很大或者被观察信号的时序不能满足，要考虑采用上面的方法减少对逻辑资源的占用。 riple

另外，采样时钟的选择对系统的整体时序影响也很大。选取的原则是： riple

尽可能从设计的顶层选择信号作为采样时钟，而不是随便把哪个module的输入时钟作为采样时钟，以利于QUARTUS优化全局时钟资源的利用。 riple
在保证观察精度的前提下，选择较低频率的时钟。 riple
采样时钟本质上是触发条件之一（最基本的触发条件），如果恰当的选取非时钟信号（没有确定频率的信号）作为采样时钟，可以起到事半功倍的效果。 riple

系统分类:	CPLD/FPGA
用户分类:	Signal Tap II
标签:	FPGA siganltap
来源:	原创

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5

使用signaltapII调试FPGA设计中的bug

发表于 2006-10-18 13:39:17

我工作一年多以来一直从事FPGA的开发和调试。我是一年前开始使用signaltap II调试工具的。这一年来，通过使用这个工具解决了不少工作中的问题，发现并干掉了原设计中的不少bug。 riple

刚开始调试时总是胡乱设置一通，查找bug全凭运气；渐渐地有了一些经验，知道先观察哪些信号，再观察哪些信号，保留哪些信号，添加哪些信号，一步一步找到有问题的信号，从而定位和解决问题。 riple

虽然每一次调试解决的问题不同，但是需要考虑和注意的地方却有相同之处。一直想要把这些方法总结下来，一方面祛除自己对遗忘症的恐惧，另一方面也希望对别人的工作有所助益。 riple

涉及到的有以下几个方面： riple

调试对设计功能的影响及我的分析和对策 riple
调试选项的设置 riple
我的调试步骤 riple

系统分类:	CPLD/FPGA
用户分类:	Signal Tap II
标签:	signaltap Altera FPGA bug 调试
来源:	原创

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