OVP与OVPsim——开放的平台和不开源的工具

在tiloog的博客上，有一篇文章模拟器资源汇总，介绍了各种模拟器，或者说是虚拟机工具。利用这样的工具，开发者可以不受硬件设备的限制，利用PC机的硬件资源仿真或模拟嵌入式系统的运行。在这个虚拟的嵌入式系统上，可以开发各种嵌入式软件和运行各种嵌入式操作系统。学习并掌握这样一种模拟器的操作，就相当于购买了一块万能的开发板。唯一不同的是，这块开发板看不到、摸不着，它有多么丰富的硬件资源、具备多么强大的功能完全取决于开发者的想象力。
riple
最近一段时间，riple一直在学习使用一个名为OVPsim的模拟器。这个模拟器来源于www.ovpworld.org，是由英国的一家初创公司Imperas开发并免费提供的。
OVP是Open Virtual Platform的缩写。OVP提供了三种免费的开发组件：一系列用于建模的API，基于该API开发的开源模型库，OVP参考仿真器OVPsim。这一系列的API针对处理器、外设和平台提供建模的方法。相应地，开源的模型库也包含这三类模型的二进制和C代码。
Open的意思不是开源而是开放。上述三个组件中，只有模型库是开源的，API是开放的，而该技术的核心——OVPsim并不开源。这三个组件的依存关系是：模型库-->API-->OVPsim。离开了OVPsim这个核心技术，开放的API和开源的模型库对用户就失去了价值。话又说回来，由于提供了免费的OVPsim工具，用户就可以应用API开发自己的专用模型，结合模型库中的模型，搭建一个有价值的虚拟平台，并在这个平台上开发价值更大的软件产品。
Imperas提供免费仿真工具的目的在于吸引和鼓励行业中的开发者学习并使用其API，通过培养用户群来开发潜在的市场。用户在掌握并习惯于使用其提供的免费工具后，出于对仿真工具性能和功能的需求和对复杂模型的需求，会考虑购买该公司的收费工具和模型设计服务。这时，该公司先前所做的“公益”工作就得到了回报。能否培养足够大的用户群并充分开发用户的需求是这一商业模式成功的关键。OVP只有一年的历史，它能否在今后几年取得商业上的成功，我们还要拭目以待。
riple
在EDA行业，采用类似商业模式的开放组织还有OVM和VMM（在我博客的右边栏可以找到对应的logo和链接）。这两个组织分别由Mentor Graphics和Synopsys建立并维护。在这两个组织的网站上提供了针对SystemVerilog硬件建模验证语言的两种互不兼容的验证方法学和相应的验证组件库。虽然方法学是开放的，组件库是开源的，但是能够支持对应方法学和组件库的仿真工具却是封闭和收费的。通过开源网站和开放标准来推广自己的工具和理念，培养用户群和同盟军，这是EDA行业两大巨头为了争夺市场而采取的竞争策略。

相关链接：
Imperas Solutions
OVPsim on Wikipedia
Binary translation on Wikipedia
Comparison of platform virtual machines
Virtual Prototyping Platform (VPP)
SkyEye 硬件模拟平台, 第一部分：SkyEye 介绍
Some Background about System Level Virtual Prototyping & OVP

Simulink HDL Coder——基于模型的FPGA设计

总有一天，FPGA设计将不再是硬件工程师的专利，最优HDL编码的规律将会嵌入到EDA工具之中，FPGA设计输入的抽象层次将会提升到系统级。

Simulink HDL Coder就是这样一款ESL工具（最初在Simulink 2006b中引入），通过它，我们可以一窥FPGA设计的未来。

Recorded Webinar: Rapid FPGA Implementation Using Model-Based Design

进一步了解甚至掌握Simulink HDL Coder还需要学习以下几个工具：

Simulink，基于模型的系统设计输入工具

    Integrating MATLAB, Simulink and Stateflow Components in a SimEvents Model

    Verifying Embedded MATLAB Functions and Truth Tables in Simulink and Stateflow

Stateflow，状态机输入工具

    Recorded Webinar: Introduction to Stateflow

    Recorded Webinar: Mealy and Moore Machines in Stateflow

Link for Modelsim，模型和RTL混合仿真工具

    Recorded Webinar: HDL Functional Verification with MATLAB & Simulink

Simulink的算法级建模的抽象层次应该略高于SystemC的TLM体系结构级建模的抽象层次，相应地也应该高于SystemVerilog的TLM建模的抽象层次。从这一点看来，Simulink已经走到了主流EDA工具厂商的前头。

Simulink还支持由模型生成嵌入式C代码。当前存在的问题是，还不支持混合生成C和HDL代码，动态地进行软、硬件功能划分和验证还需要手工进行。预计不久，就会有第三方设计的DSP+FPGA开发板面市，相应地，软硬件混合建模、代码生成和性能评估工具也会随之一起发售。

相关链接：

20080422 Merging with Agility

20080408 One to Many - FPGA Design Diversifies

20070403 Signal Processing on the Cheap

20070206 Daring DSP

20061114 Team SDR

20060919 Connecting the Camps，Simulink HDL Coder进入EDA市场。The MathWorks Introduces Simulink HDL Coder

20060606 Domesticating DSP

20060117 Erasing the Asterisk

20051115 Assemble All Ye IP

20050809 Platform's Promise

20050308 Plug and Play Design Methodologies for FPGA-based Signal Processing

20041130 Destination DSP

20040824 Methodology Melting Pot

20040727 The Challenges of Modern FPGA Design Verification

20040706 DSP for Less

20040511 DSP Heats Up

20031118 Language Barrier

20031007 Beyond Processors

Creating IP for System Generator for DSP

Efficient Development of Wireless IP with High Level Modeling and ...

FPGA Co-Processing Architectures for Video Compression

山城棒棒儿的MATLAB&FPGA世界

萝卜驿站

Fmax = 1.5GHz ?!

今天在EETimes上看到新闻，一种最新的FPGA器件可以跑到1.5GHz。这么具有颠覆性的产品不可能是Altera或者Xilinx出品的，就算他们有这样的技术，现在推出也有点太着急了，不合算。所以，一定是个初创公司，不搅局就难以立足。

New 1.5 GHz FPGAs shipping now!

看到这一产品是基于异步逻辑时，我联想起了几年前看到的一款纯异步设计的ARM处理器，它的特点是可以跑得任意慢——节能啊。

ARM, Philips spin-off to pioneer clockless processor

当时很为异步逻辑着迷了几天，还到图书馆借来一本英文原版的书，内容实在是太高深，看了几天就不得不放弃了。

异步逻辑很可能是未来的主流产品。采用“局部握手”，而不是全局时钟，这是异步与同步的本质区别。

Kevin Morris在一篇通俗易懂的Journal Article里介绍了该芯片工作的基本原理。

Fast. Very, Very Fast.

跑到1.5GHz这么快的FPGA要几年后才能进入国内市场。就像MathStar这样的产品，出来几年了，眼瞅着都快黄摊了，市场上还是看不到。唉，老美的高技术出口管制害人害己啊。

美国放松对华高科技产品出口管制

Mentor, MathStar partner on FPOA design tools

Is MathStar Inc. on the block?

MathStar winds down operations

异步逻辑相关链接：

EDA startup offers 'elastic clocks' as cure for variability

Elastic clock startup links up with Newcastle University

CERN - European Organization for Nuclear Research

10年前，我在科普读物《宇宙的最后三分钟》里第一次读到在建的强子对撞机将揭开宇宙起源的秘密。昨天，LHC 2008的第一束粒子成功发射，众多科学家持续二十多年的工作取得了初步成功。在我生命的第三个十年中，我又一次见证了人类伟大梦想的实现。

是科学幻想成真、还是预言中的宇宙末日？我相信不会是后者，人类的力量毕竟太渺小了些。就像科幻小说《巴比伦塔》里所说的，“击破天堂的拱顶，人类又重新回到了出发的地方。”

    “如此一来，就知道上帝为什么没有毁掉那塔了，为什么没有因为人们努力越出为他们设定的界限而惩罚他们，因为再长的旅程也仅仅只能让他们回到原来出发的地方。他们几个世纪的辛勤劳作不会揭示出比他们所知道的更多的创造，他们最后所看到的只是上帝无比杰出的艺术才能。
     通过这种才能，上帝的存在才被指明，而又被隐藏起来。
     而人们就知道了他们应该呆在应该呆的地方。”

这篇科幻小说有趣的是，故事是从古代人的视角进行叙述的：他们笃信上帝，相信“地平说”。故事里的幻想在现代人看来有很多不“科学”的地方，但是在古代人的世界观里，这些就是“科幻”。我们不妨把它看作是一个寓言故事，把有神论者对上帝的敬畏类比作科学家对人类能力极限的自省。

相关链接：

CERN - European Organization for Nuclear Research

CERN - From Wikipedia, the free encyclopedia

不走寻常路——我看Altium

在小组和论坛里多次看到关于Altium的讨论，下面是我的一些想法，最初发表在“FPGA讨论组”里面。 riple

Altium这个公司最早是做PCB设计软件的（Protel）。在传统的嵌入式开发流程中，PCB设计就等于系统设计，要考虑的内容很多：市场定位、成本功耗、器件选型、嵌入式操作系统的选择，还有许多我列举不出来的因素。所以，由Altium这样的PCB EDA工具厂商提出一个系统级EDA工具也是顺理成章的。 riple

嵌入式系统开发不是纸上谈兵，光动鼠标不行。处理器的仿真技术已经很成熟了，什么ISS、虚拟原形啊，但是只限于指令集；像Proteus这样的工具已经很不错了，除了处理器仿真，还可以实现外设和外部器件仿真，但是仍然存在可扩展性差的问题：不能对仿真库里尚不存在的器件进行仿真。最重要的是，仿真速度太慢。所以，还要有硬件才行。 riple

硬件，成了嵌入式系统开发中的第一个门槛。没有硬件，就无法实现软硬件的联调。而硬件设计又岂是一般人能为的，经验和系统设计能力都不可缺少。怎么办，许多芯片厂商都提供开发板，这就是跨过硬件设计门槛的一个方法。嵌入式开发的第一个门槛变成了开发板选型（和扩展板的制作）。这种方法解决了很是不少的问题。我们最近的一个项目就是先买的开发板，做的扩展板，功能调通了，自己做的PCB也生产好了。 riple

对于Altium这样的EDA厂商来说，想进入系统设计EDA领域既不能纸上谈兵（已经有很多人在谈了，而且谈得很贵、很专业），又不能生产几款必然会过时的流行处理器的开发板（销量不行，支持和服务也做不过来）。怎么办，我猜Martin是看到了Xilinx和Altera卖的嵌入式开发板才一拍脑门想出了这么个办法：生产基于FPGA的嵌入式系统开发板，解决硬件开发的门槛。要不就是那几年Altera宣传SOPC闹的（我的另一个猜想）。其实，应该是大势所趋和英雄所见略同。那几年，SOC和SOPC的概念已经逐渐普及，在FPGA内部实现一个嵌入式系统的技术已经成熟了。还有一点，低成本FPGA上市了。这时Martin看到了Cyclone，想到了Moore，于是困扰他的问题解决了——今天做不起的FPGA芯片，明年就便宜了；眼前很便宜的芯片，明年性价比提高一倍。 riple

在低成本FPGA内部实现一个完整的嵌入式系统，而且这个S是可P的。这样一来，一款基于FPGA的开发板就等价于老多款基于处理器的开发板。对Altium来说，生产一款万变开发板可行了。嵌入式系统设计的第一个门槛看起来就要踏平了。这时，Martin又想到了一个新问题，虽然SOPC可行，但是谁来进行FPGA内部的开发和设计，扔给用户可不行。Altera的SOPC Builder系统开发工具给了他新的灵感（又是我猜的，其实是又一次英雄所见略同）：由EDA厂商提供一系列的IP core，用户只需要进行组合就可以了，不用开发。那么，一下子从哪来那么多IP core呢，收购！据（Altium的AE）说，Altium收购了一（几）家提供IP core的（小）公司，让这些开发人员专门开发常用的IP core，包括处理器，还要针对不同的FPGA厂商的器件结构开发不同的版本。这些IP core，就免费（？但是不开源，是固核形式）提供给用户了。 riple

接下来（也许是与此同时），Altium又收购了TASKING，一家提供嵌入式软件开发工具的百年老店。这样，一个完整的可变的嵌入式系统硬件、软件开发平台就齐套了。从PCB开发、FPGA开发到嵌入式软件开发，都集成在一个IDE下面，还搭配一个万能开发平台。捆绑出售，像Office那样批发着卖。买了这个嵌入式开发Office软件（当然还包括嵌入式的PC机硬件），用户可以不用仿真就能进行软硬件的联合开发了，嵌入式开发进入了PES（Personal Embedded System）时代。在我看来，下一步，就剩把嵌入式操作系统也捆绑进去了。Martin，考虑一下收购那家叫什么来着的公司——那个提供可配置嵌入式实时操作系统的什么公司来着，你上google上自己搜一下吧。 riple

上面只是我的随意调侃。Altium在整合整个嵌入式系统开发工具链时着实下了不小的功夫，有许多很好的创意。比如，那根神奇的下载电缆，不同的FPGA厂家故意不用PC机并口上的同一组信号，硬件上要做成能转换的，其实就多焊了一片244，用个开关拨来拨去的。（还有一个方法，就是用CPLD转换一下，这可能是NanoBoard上采用的方法）。再有，为了软件调试，还要用到JTAG，又不能跟FPGA厂家冲突，不能用人家的驱动，Altium用并口8根数据线中的另外4根另开了一条调试之路，实现了LiveDesign（协议用的是IEEE的15xx）。还再有，不顾那么多现代人的强烈鄙视，毅然“返祖”到用原理图输入法进行FPGA设计，结果是团结了更多的群众。还有，IDE中的各种工具之间不是简单的捆绑，而是在后台共用一个统一的数据库，还把众多FPGA厂商的P&R工具统一进来，实现无缝的链接。最后，最新的“创新电子开发平台”，让嵌入式软件设计师可以一个人完成整个嵌入式产品的开发，简直就可以一下子摆到超市的货架上去卖。 riple

总之，Altium走了一条EDA巨头们不走的路，这是我们发展中国家的嵌入式工程师们欢迎的。 riple

相关链接：开发板加快了学习周期和产品开发周期

为什么嵌入式开发人员要使用FPGA

Software focus drives Altium's ambition

How to overcome the increasing management complexity of FPGA/PCB Pin synchronization

Freedom of choice: Harnessing the benefits of an open approach to system design

The People's Dev Kit - Altium NanoBoard 3000 The NanoBoard 3000 truly represents an interesting and unique confluence of market pressures, technology progress, history, and corporate motivations. ...Fast-forward that philosophy a few years, a few acquisitions, several Moore's Law iterations, and a few million lines of EDA code, and we find Altium Ltd. wearing a new suit, but still working to bring high-powered design tools to the masses at affordable prices....Altium's philosophy seems to be to get our design thinking up a level - and in the training and intro materials, they talk about designing a user experience instead of a product.  For many engineers, that requires somewhat of a mindset shift - as discussed in Jim Turley's latest piece in Embedded Technology Journal "Design Crappy Products." Altium is clearly going after the market with a grass-roots (草根) initiative.  The theory seems sound.  If they can enable a large population of talented engineers to create new, innovative products with minimal investment of time and money, they can build a following not just of their tools, but also of their philosophy.  An ideological match can build fierce loyalties.

为什么Micron的NAND Flash能达到200MB/s的读取速度

      今天看到新闻Intel, Micron claim world’s fastest NAND flash，就直接到Micron的网站上浏览了一下。Micron的新产品分类为High Speed NAND Flash Products，用“High Speed”与原有NAND产品系列区分（估计ONFI 3.0兼容的产品出来后，还要加上“Ultra”，才能再分出一个类别来）。 riple  
      Micron的High Speed系列目前按照容量分为8Gb、16Gb、32Gb三种，按照接口个数分为单端口（8Gb）和双端口（16、32Gb）两种。在Micron的网站上还看不到详细的datasheet，只能看到一个Product Brief和Flyer。 riple  
      通过Product Brief可以得到8Gb芯片的如下信息：采用了50nm而不是72nm工艺生产；是SLC而不是MLC结构；BGA封装取代了TSOP封装；4096Byte/Page，128Page/Block，512Block x 1/Plane，4Planes；I/O分为异步和同步（DDR）两种模式；速度最高的同步传输模式，读写I/O时间都是6ns/Toggle；读Array 30us/Page，写Array 160us/Page，擦Array 3ms/Block。 riple 
      从上面的信息可以看出，High Speed特性要归功于6ns/Toggle的I/O时间，对于8bit的接口来说，相当于166MB/s的传输速度。 riple 
      但是，NAND Flash的访问速度不仅仅取决于I/O速度，还和Array传输时间、芯片内部缓冲结构和Plane数量有关。 riple

〇、NAND Flash访问时间分析 riple

      访问操作 =  命令输入 + I/O操作 + Array传输操作，第一项的操作时间所占比例很小，在性能估算中可以忽略。 riple 
      访问时间 = I/O时间 + Array传输时间，在上一代NAND Flash中，第一项占的比例最大，是第二项的4-5倍。 riple

      Micron主要采用了如下的4种技术缩短了平均的访问时间。其中第一种技术是第一次在NAND Flash上应用，也是这次“大提速”的核心技术。正是这项技术的采用，使上述公式中的第一项缩小到上一代的1/5，才使得其他3项技术发挥了最佳的效果。 riple

一、接口传输模式对I/O速度的影响 riple

      采用ONFi 2.0提出的DDR接口，提高了I/O数据传输速率：源同步（缩小了建立保持时间要求）、双边沿触发（加倍了数据传输速率）。 riple

二、Block结构和生产工艺对Array传输速度的影响 riple

      与上一代NAND Flash相比，Page容量加倍，在Array传输时间基本不变的情况下，等效地加倍了Array传输速度。 riple 
      72nm到50nm的工艺改进，缩小了芯片面积，提高了芯片速度（读Array速度提升不明显，写Array速度提升了1倍），降低了功耗。 riple

三、缓冲与缓存对速度的影响 riple

      Micron的NAND Flash的一大特点是：每一个Plane对应一个Page大小的缓冲（data register）和一个Page大小的缓存（cache register）。数据写入的顺序是：I/O -> cache register -> data register -> Plane，数据读出的顺序刚好相反。缓冲（data register）与缓存（cache register）之间的数据传输速度很快，data register可以把I/O操作和Array操作分隔开，形成I/O操作和Array操作的“两级流水线”。这种结构与上一代NAND Flash一样。（其实，4个Plane对应4个data register和1个cache register即可） riple

四、多Plane操作对速度的影响 riple

      4个Plane对应4组缓冲与缓存，每一组可以分别操作。2个Plane交替操作，可以实现“乒乓操作”，达到2倍的Array访问带宽。4个Plane交替操作，可以实现“乒乒乓乓操作”，达到4倍的Array访问带宽。在上一代的NAND Flash芯片中，采用2Plane结构是比较常见的。 riple

五、200MB/s的读速度和100MB/s的写速度是怎样得到的 riple

      读I/O时间：1Toggle/Byte x 6ns/Toggle x 4096Byte/Page = 24.6us/Page，与读Array时间30us/Page近似。在采用cache模式的读操作下，两级流水线的速度取决于“I/O速度”和“读Array速度”中较慢的一个，不采用多Plane操作，平均速度只能达到读Array速度，即4096Byte/30us =136MB/s；在2Plane模式下，读Array时间缩短至15us/Page，小于读I/O时间24.6us/Page，两级流水线的速度取决于“I/O速度”，平均速度达到I/O速度4096Byte/24.6us = 166MB/s，这与宣传中200MB/s的速度还有些差距。我们采用的I/O周期值是数据手册给出的，芯片实际能够运行的I/O速度往往要略高一些：在上面的分析中，只要I/O周期缩短至5ns/Toggle，“超频”后的读I/O时间就缩短至20us/Page，大于读Array时间15us/Page，两级流水线的速度仍然取决于“I/O速度”，这样一来平均读取速度就能达到4096Byte/20us =200MB/s。（从上面的分析看，如果不对I/O速度进行“超频”，平均读取速度是达不到200MB/s的，看来宣传还是略有夸张的） riple 
      写I/O时间：1Toggle/Byte x 6ns/Toggle x 4096Byte/Page = 24.6us/Page，与写Array时间160us/Page相差很多，单独采用cache模式不够，还要采用4Plane的“乒乒乓乓操作”，缩短写Array时间，尽量均衡流水线的两级操作时间。4Plane模式平均Array写操作时间为一次Array写操作时间的1/4，40us/Page。所以在cache模式配合4Plane模式的写操作下，流水线的速度等于流水线两级中最慢的“平均Array写速度”，可以近似为：4096Byte/40us = 102MB/s。 riple

      从上面的分析可以看出，I/O速度限制了读取速度的最大值，在ONFi 3.0预计的400MB/s的I/O速度实现后，NAND Flash的平均读取速度也能够达到400MB/s（这回就要采用4Plane模式了）；Array传输速度限制了写入速度的最大值，如果不对芯片的内部结构和生产工艺进行改进的话，NAND Flash的平均写入速度很难进一步提高。 riple

PS：上述分析是针对8bit位宽接口的单个芯片的性能分析。如果两片8bit的芯片并联使用，位宽可以加倍，性能也会加倍，这是Samsung生产的SSD采用的技术。这样一来，SSD的性能就能达到400MB/s，惊人啊！。

相关链接： riple

NAND Flash Technical Notes，“车上的东西实在是好哇~”，连FPGA实现的控制器和ECC代码都有了，好！ riple

TN-29-07: Small Block vs. Large Block NAND Devices增大Block容量的效果。 riple

TN-29-01: NAND Flash Performance Increase - Using the Micron? PAGE READ CACHE MODE Commandcache模式读操作。 riple

TN-29-14: NAND Flash Performance Increase with PROGRAM PAGE CACHE MODE Commandcache模式写操作。 riple

TN-29-25: Improving NAND Flash Performance Using Two-Plane Command Enabled Micron Devices2Plane操作。 riple

ONFi Webcast Series，“宁舍一顿饭，不舍二人转”。 riple

ONFi BREAKS SPEED BARRIER FOR NAND FLASH，ONFi的网站上暂时还不提供2.0的specification下载，只有这个Press Release可以看看。 riple

http://www.onfi.org/docs/ONFI_1_0_Gold.pdf riple

Intel发表15篇论文 公布多项全新技术，其中包括此项NAND技术，还包括PCM（相变存储器）。 riple

Spoke to Micron about NAND and SSD

避开误区全面对比MLC和SLC架构

MLC Challenges Mobile-Entry Barriers

Memory Motivates Cell-Phone Growth

TSOP叠层芯片封装简介

Sat Sep 6 2008 17:47:10 UTC+0800 英特尔发布新款固态硬盘 读取速度达240MB/ｓ

Wed Jul 01 2009 18:29:53 GMT-0700 (Pacific Daylight Time) Micron Introduces New 34-Nanometer High-Density NAND Products, Increasing Performance and Reducing Die Size

Fri Aug 14 2009 23:25:46 GMT+0800 Micron Validates Denali's NAND Controllers for High-Performance Applications

为什么Micron的NAND Flash能达到200MB/s的读取速度

    20080226写了《为什么Micron的NAND Flash能达到200MB/s的读取速度》，放在了“接口电路”分类下。奇怪的是，这篇文章并没有出现在“接口电路”分类下的“最新发布”中，我尝试把这篇文章放到其他分类下，仍然找不到。我在博客首页也找不到。看起来，这篇博客只能从我自己的首页进入才能看到，在EDN网站上没有其他方法可以到达。

    我不懂网页设计和网站管理，造成这一现象的原因是什么呢？

    20080302，该文章的访问量为80人。

Intel devising new interconnect scheme

http://www.edadesignline.com/201803629

取代“前端总线”，媲美AMD's HyperTransport。

CSI will be used as the internal fabric for almost all future Intel systems starting with Tukwila, an Itanium processor and Nehalem, an enhanced derivative of the Core microarchitecture, slated for 2008.

今年的IDF上，还有厂商刚刚推出针对“前端总线”的FPGA协处理器，Intel声称要进一步提供支持，并开放接口规范。现在又出了一个CSI，看来确实走到了AMD的后面，急着赶呢。

相关链接：

Intel® QuickAssist Technology Accelerator Abstraction Layer (AAL)

Intel CSI name revealed

Intel计划第四季度发布第二代Itanium 2

Denali，一个不错的公司，一些不错的想法

    Denali Software, Inc.
    Leading IP Solutions for SoC Design and Verification
    前些天Denali的几个工程师专门到我们实验室来拜访了一下，起因是我在他们网站上申请了试用版的软件。 riple 
    同事们说，终于轮到我们当甲方了。 riple 
    这些工程师确实是很敬业的。和我们交流了一个上午，其中一个工程师连续讲了4、5篇PPT。临到吃午饭的时候，他们最后作了一些宣传和劝诱工作，匆匆地离开了，下午还要去拜访别的客户。临走时，讲PPT的工程师还问我，是不是讲得太快了，有没有听不懂的地方。敬业的人让人敬佩。 riple

    Denali是一个IP供应商，尤以Memory Verification IP著称，此外还提供一些配套的EDA工具。 riple 
    Denali的产品线可以分为Verification IP（VIP）、Design IP和ESL三类。 riple

    Verification IP
      --MMAV (Memory Modeler - Advanced Verification)
      --PureSpec
    Design IP
      --Databahn
      --Spectra
    ESL
      --Blueprint

    对于一个IP供应商来说，提供一定数量的Design IP应该不难；能够针对整个行业提供高性能的Verification IP着实不易。需要获取进一步的知识，可以访问Denali的eMemory网站。 riple 
    验证和集成是SoC时代的两大挑战。单一模块的设计应该不成问题，能够解决IP复用和相关的工程管理、设计验证才是关键。Denali提供的Blueprint正是这样一款ESL工具。需要获取进一步的知识，可以查看SPIRIT组织的工作计划，以及SystemRDL语言。 riple

    这次拜访，给了我以下几点启发： riple
1. Verilog语言提供的PLI接口结合ANSI C可以完成许多很灵活的行为级功能。尤其在构建Model时，这一灵活性给了Model相当强大的功能。给做好的Model加上不同语言的Wrapper，就可以用于不同的验证环境。 riple

2. 软件和硬件进行恰当的功能划分是很有必要的，比如Denali的MLC Nand Flash控制器IP中的ECC算法就是硬件检错、软件纠错实现的。 riple

3. 用硬件实现BCH纠错码是可行的。 riple

4. 对于Nand Flash尚未统一的接口标准，可以采用和Nor Flash类似的处理方法，通过厂商ID，由软件给硬件加载特定的操作参数，实现接口的统一。这可能也是ONFI正在做的吧，抽空要看一下ONFI，比较一下CFI。 riple

5. SPIRIT正在做的工作，对于SoC时代的设计应该是很关键的。下一步一定要关注一下SPIRIT的网站。学习XML语言也是很有必要的。 riple

6. 一个功能完善的Nand Flash控制器，能够控制多个Nand Flash芯片也是很有必要的。 riple

有一天我们将不再编程，我们编处理器[内有链接]

    今年是ESL工具泛滥的一年，各种号称自己是ESL的旧的、新的工具层出不穷。Xilinx专门为ESL出了一期Xcell；Altera更厉害，做出了一个C2H工具，把SOPC的概念又向前推进了一步。ESL is cool！！！ riple

    记得我的同事马老师说：“ESL有什么用处？我看最合适的用处就是高性能计算。”当时的我还正为ESL的概念而兴奋，哪看得了这么远。用了一天的时间，才在临睡前把这句话想通。是的，有了ESL，有一天我们将不再编程，我们编处理器。 riple

    今天，我们有了ESL，我们还是要编程，我们要把算法用C来实现，通过ESL工具转化成HDL，然后得到处理单元；今天，我们有了ESL，通过Simulink，我们可以“拖拖画画”就得到HDL，然后得到处理单元。 riple

    今天，我们很多人还在为各种各样的处理器编程，为了实现我们的算法；也许有一天，我们将不再编程，我们编处理器。 riple

    插在Operon插槽里的就一定是CPU吗？看看这篇文章！ riple

    相关链接：The Future of Reconfigurable Computing

    https://isl.ncsa.uiuc.edu/twiki/bin/view/Main/RelatedLinks

    http://www.openfpga.org/