日志档案

发表于 2006-11-2 13:13:43

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标签： FPGA  bug  

An FPGA Designer's Nightmare

    奇文共欣赏。 riple

http://www.fpgajournal.com/articles_2006/20061031_ghost.htm

    看完这篇文章，心情无以言表。引用一句话：“ The engineer feels it.  He smiles, but he fakes. ”。 riple

    压抑的心情无以抒解，唯有期待有同感者共唏嘘之。 riple

 

系统分类: CPLD/FPGA   |   用户分类: 有感而发   |   来源: 转贴   |   【推荐给朋友】   |   【添加到收藏夹】

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  • riple

    2006-11-8 9:26:28

    点击看大图

  • riple

    2007-7-29 11:23:17

        时隔9个月后重看此文，无奈的笑变成了会心的笑。

        逻辑设计正在变得愈发复杂，人为的bug很容易解决，那些我们想不到的bug永远困扰着我们。

        逻辑设计的复杂程度超过了我们能够控制的范围，所以我们把设计划分为模块，并且进一步划分为子模块，一直划分到我们能够掌握的大小，然后我们设计。

        但是，获得对于局部的控制是以牺牲对整体的控制为代价的。永远有我们想不到的边角情况，永远有我们想不到的模块之间的配合问题。

        这样的问题我们只能采用实证的方法解决。

        我们就像Winnie The Pooh一样，用我们有限的脑去理解这个世界，去理解我们自己设计出的电路。

  • yifenqian

    2007-9-8 11:31:22

    现在好像不能链接了
    zhouheng820202@163.com

  • riple

    2007-9-8 14:21:08

    没问题，可能是你的网络问题。

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