zh-cnGoodspeed Rss20Sat, 17 May 2008 14:17:48 GMTFri, 21 Mar 2008 09:16:21 GMThttp://blog.ednchina.com/riple/95789/message.aspx在小组和论坛里多次看到关于Altium的讨论，下面是我的一些想法，最初发表在“FPGA讨论组”里面。 riple Altium这个公司最早是做PCB设计软件的（Protel）。在传统的嵌入式开发流程中，PCB设计就等于系统设计，要考虑的内容很多：市场定位、成本功耗、器件选型、嵌入式操作系统的选择http://blog.ednchina.com/riple/95789/message.aspxripleWed, 19 Mar 2008 09:17:25 GMThttp://blog.ednchina.com/riple/94842/message.aspx我爱这土地央视国际 2003年03月18日 17:09　　作者 艾青 　　 　　 　　 　　　　假如我是一只鸟， 　　我也应该用嘶哑的喉咙歌唱： 　　这被暴风雨所打击着的土地， 　　这永远汹涌着我们的悲愤的河流， 　　这无止息地吹刮着的激怒的风， 　　和那来自林间的无比温柔的黎明…… 　　——然后http://blog.ednchina.com/riple/94842/message.aspxripleFri, 14 Mar 2008 18:11:40 GMThttp://blog.ednchina.com/riple/93232/message.aspx 最早看到“可综合断言”是在VMM里。书中介绍的断言在设计验证中的强大功能我能够理解，并且在代码里也实际应用过。但是正因为断言具备强大的交互能力，才使得我对断言的可综合性迷惑不解。 riple 即使采用可综合语句在芯片中用逻辑电路实现了断言监控器，当硬件电路实际运行时，断言监控器又如何与设计师沟通http://blog.ednchina.com/riple/93232/message.aspxripleSun, 09 Mar 2008 12:15:57 GMThttp://blog.ednchina.com/riple/90683/message.aspx下面列举了在设计中使用断言监控器的优点。设计者的规范性设计者在设计里加入断言时，会要求自己更仔细地检查设计和提取出来的特征。可观察性在设计里增加断言监视器可使设计更利于观察。可进行形式验证断言对应于形式验证工具里的特征。设计里插入断言监视器后可以用形式验证工具对其进行验证。可执行的注释断言监视器可以http://blog.ednchina.com/riple/90683/message.aspxripleWed, 05 Mar 2008 22:26:32 GMThttp://blog.ednchina.com/riple/89491/message.aspxQuartus II中取舍相互关联的文件的一个原则：如果文件之间有父子关系，那么只需要保留父文件，一定不要保存子文件，可以在获得父文件后用Quartus II中的文件转换工具生成对应的子文件。 riple 比如：由.v文件可以生成.bsf文件，.bsf文件可以用来更新上一层.bdf文件中的模块属性，http://blog.ednchina.com/riple/89491/message.aspxripleSat, 01 Mar 2008 23:19:22 GMThttp://blog.ednchina.com/riple/88140/message.aspx 今天看到新闻Intel, Micron claim world’s fastest NAND flash，就直接到Micron的网站上浏览了一下。Micron的新产品分类为High Speed NAND Flash Products，用“High Speed”与原有NAND产品系列区分（估计ONFhttp://blog.ednchina.com/riple/88140/message.aspxripleFri, 22 Feb 2008 11:57:26 GMThttp://blog.ednchina.com/riple/85811/message.aspxWhat does “better” mean?A helping hand: 64-bit counter design pays off, slowlyWed Feb 20 2008 10:48:13 UTC+0800 Column: Oh, to be an engineer in the Uhttp://blog.ednchina.com/riple/85811/message.aspxripleSun, 10 Feb 2008 21:55:47 GMThttp://blog.ednchina.com/riple/84068/message.aspx 记得在读研究生时，曾经在Altera的网站上下载了几个电子教程，对我帮助很大。后来在学习使用一些新功能时也下载了几个。前些天在Altera网站上搜索Virtual JTAG的资料时，发现电子教程的内容丰富了很多。 riple 在上图中，Instructor-Led Training是收费的，而且http://blog.ednchina.com/riple/84068/message.aspxripleFri, 01 Feb 2008 19:09:08 GMThttp://blog.ednchina.com/riple/83585/message.aspx 使用VJ的人越来越多了，多好!http://www.antfarm.org/blog/aaronf/2007/08/xii_gathering_the_xbox_dvd_rem.htmlhttp://www.alteraforum.com/forum/showthread.php?t=1686hthttp://blog.ednchina.com/riple/83585/message.aspxripleTue, 29 Jan 2008 17:40:42 GMThttp://blog.ednchina.com/riple/83256/message.aspx 偶然在Xilinx的网站上发现了等价的工具BSCAN：Using the JTAG Interface as a General-Purpose Communication Port riple http://toolbox.xilinx.com/docsan/xilinx8/help/iseguhttp://blog.ednchina.com/riple/83256/message.aspxripleTue, 29 Jan 2008 14:19:58 GMThttp://blog.ednchina.com/riple/83203/message.aspx Quartus II中的Safe State Machine编译选项对FSM在FPGA中的实现方式有很大影响。 riple 这一影响在RTL视图中不可见。 riple 这一选项是否引入了“Booby Trap”电路？观察Technology Map视图，可以发现一些原有的寄存器合并优化不执行了http://blog.ednchina.com/riple/83203/message.aspxripleTue, 29 Jan 2008 13:41:41 GMThttp://blog.ednchina.com/riple/83197/message.aspx 在Quartus II的Assignment Editor里可以指定任意一个FSM的状态编码方式；在编译报告里可以看到FSM的最终状态编码。即使选用User-Encoded的方式，也有可能状态寄存器的个别位的逻辑会发生翻转。 riple Quartus II可以通过复位信号识别IDLE状态，并且http://blog.ednchina.com/riple/83197/message.aspxripleTue, 29 Jan 2008 13:13:07 GMThttp://blog.ednchina.com/riple/83193/message.aspx1. 跨时钟域同步。对于FPGA的异步输入信号，这是必须的，对于FSM更是如此。因为没有跨时钟域信号的前级驱动时钟特性信息，所以需要在同步器前设置时序约束：false_path。 riple 2. 复杂组合逻辑寄存。增加的一级寄存器会引入一个周期的延时，需要在设计中通过“预计算”考虑进去。这一寄存器http://blog.ednchina.com/riple/83193/message.aspxripleMon, 21 Jan 2008 23:01:49 GMThttp://blog.ednchina.com/riple/81615/message.aspx 一图胜千言。Quartus II 7.2版的TimeQuest Timing Analysis工具中新添加了“波形察看”功能，可以帮助设计者更直观地理解特定路径上寄存器之间的时序关系。 riple 对于时序分析初学者来说，理解时序分析的公式与实际器件的物理特性之间的对应关系是一大难点，这一难点也http://blog.ednchina.com/riple/81615/message.aspxripleSun, 20 Jan 2008 23:09:20 GMThttp://blog.ednchina.com/riple/81183/message.aspx TimeQuest的约束和分析流程是与Quartus II的编译流程紧密结合的。TimeQuest进行约束和分析的对象都来自Quartus II编译流程各阶段的编译结果。二者对应关系如下： riple 1. 分析与解析 riple Start Analysis & Elaboration http://blog.ednchina.com/riple/81183/message.aspxripleThu, 17 Jan 2008 18:18:49 GMThttp://blog.ednchina.com/riple/80115/message.aspx 记得《佟林传》里，佟林练的基本功是“绕大树、解皮绳”，然后才练成了什么“鬼影随行、柳叶绵丝掌”。 riple 在我看来，成为一名说得过去的FPGA设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。 riple 需要强调的一点是，以上基本功是针对FPGA设计者来说的，不是针对IC设计者的http://blog.ednchina.com/riple/80115/message.aspxripleTue, 15 Jan 2008 15:34:03 GMThttp://blog.ednchina.com/riple/78937/message.aspx “虽有嘉肴，弗食，不知其旨也；虽有至道，弗学，不知其善也。是故学然后知不足，教然后知困。知不足，然后能自反也；知困，然后能自强也。故曰：教学相长也。《兑命》曰：学学半。其此之谓乎。” riple 2007年过去了，展望2008年，工作上需要做三件大事：1. 开发一个完备的仿真验证流程。2. 建立http://blog.ednchina.com/riple/78937/message.aspxripleFri, 11 Jan 2008 17:20:03 GMThttp://blog.ednchina.com/riple/78071/message.aspx Quartus II的编译速度一直是个问题：太慢！尤其在进行FPGA调试时，加入SignalTAP II后编译时间明显延长，一次就要15分钟（对我当前的机器配置和设计来说）。 riple 使用Quartus II快5年了，这是一个很深刻的体会，也带来几个好处。1. 我在等待编译结果时不得不翻翻书http://blog.ednchina.com/riple/78071/message.aspxripleSat, 05 Jan 2008 08:51:25 GMThttp://blog.ednchina.com/riple/75778/message.aspx 在上一篇关于FSM的blog中，我分析了状态机输出同步对状态机运行性能的影响——结论是，输出同步可以带来运行性能的提升。 riple 这一结论是通过分析一个简单的Mealy型FSM得到的。该结论是否也适用于Moore型状态机呢？对于Moore型状态机，输出同步会不会带来更差的响应延时呢？采用HDhttp://blog.ednchina.com/riple/75778/message.aspxripleWed, 02 Jan 2008 21:50:33 GMThttp://blog.ednchina.com/riple/75054/message.aspx 一直以来，都觉得搭建一个SOPC系统很难。不是因为软件的使用存在问题——我可以阅读文档、咨询论坛上的高手、自己动手试试；而是因为搭建一个功能完备、结构自洽的SOPC系统太不易了——随便打开一个Altera提供的设计示例就会发现那么多的设备、那么多的DMA控制器、那么复杂的启动过程。 riple http://blog.ednchina.com/riple/75054/message.aspxriple