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发表于 2008-6-14 16:09:27

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标签: quartus7.2  FIR  Compiler  v7.2  

FIR Compiler v7.2学习笔记

        最近将quartus6.0升到了7.2,同时也安装了7.2的IP.当设计FIR时,发现7.2版的FIR Compiler与之前的版本有不小出入.在此,谈谈本人对FIR Compiler v7.2的一些理解,如有错误,欢迎指正.

 

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        FIR Compiler v7.2使用了一种叫Avalon Streaming的设计接口.这种接口将一个功能模块(这里以FIR为例)分为两部分:source和sink.直译的意思是"源"和"漏".我更喜欢称呼它们"上行模块"和"下行模块".其中,本级"上行模块"负责结果数据的输出以及与下一级的"下行模块"接驳.本级"下行模块"负责原始数据的输入以及与上一级的"上行模块"接驳.由此可以方便的对同一功能的模块进行级联.其中"上行模块"和"下行模块"的接驳信号在IP的设计手册中已经有明确说明,这里从略.Avalon Streaming接口体现了Altera在接口规范以及出错处理机制上下足了功夫.可以料想此后的版本基本也会延续这一传统.

      最后是我对FIR Compiler主要管脚的翻译,希望能帮助需要的人.

 

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系统分类: CPLD/FPGA   |   用户分类: FPGA/CPLD   |   来源: 原创   |   【推荐给朋友】   |   【添加到收藏夹】

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