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ripple FIFO VHDL
感谢ripple的回复和建议！终于看到有人回复了，心里特别的高兴，我以为我写的东西都是垃圾。另外ripple的建议确实很好，尤其是半满半空，读写指针时序关系等。当时写这个的初衷主要是为了描述一个同步FIFO的模型，所以考虑的还不是特别的全面，尤其对于半空半满这个当时根本就没有考虑。关于“正逻辑”，尤其复位信号，因为DFF一般都提供一步复位接口，所以我喜欢低电平的复位信号，至于内部接口用正逻辑，尤其是读写控制信号，当时也只是根据自己的习惯就用了“负逻辑”。Ripple的这些建议如果以后有机会再增加和更改。
我主要使用Quartus II 6.0对代码进行了综合和布局布线，使用Modelsim6.0进行功能和时序仿真，布局布线选用的器件是Cyclone II 系列的EP2C5T144C8，没有添加任何约束。下面给出有关综合布局布线以及时序分析的RTL和报告。
图1 RTL顶层图
图1 RTL顶层图，可以对照我刚开始画的原理框图（见<同步FIFO之VHDL描述1>）
图2 Fitter报告概要
从图2的Fitter报告概要中可以看出，所用FIFO所用RAM为FPGA内部的RAM资源
图3 时序分析概要报告
布局布线时没有进行任何时序约束，从图3可以看出，这种同步FIFO的VHDL描述可以在EP2C5T144C8运行在150MHz(不知道这样看对不对)。
最后再次感谢ripple!
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