标签： FPGA  MOdelsim  功能仿真  

在modelsim中进行功能仿真时遇到的问题。

各位谢谢你来到我的博客

我正在利用Quartus和Modelsim进行硬件设计，刚刚开始我写下我做的过程和困难，如果您看到我的问题，请您帮忙

其实是一个很简单的程序串并转化：test_series_to_parallel.测试模块是test_series_to_parallel

第一步我是在Quartus中分析综和布局布线后，没有错误，有几个warning

Warning: Timing Analysis found one or more latches implemented as combinational loops
 Warning: Node "shift_state.shift_state_end~7" is a latch
 Warning: Node "shift_state.shift_state_begin~7" is a latch
Warning: Found pins functioning as undefined clocks and/or memory enables
 Info: Assuming node "out_clk" is an undefined clock
Warning: Clock Setting "clock" is unassigned

我觉得应该不影响我的功能仿真

第二步我进入了Modelsim中

1、建立了工程，把 我在Quartus中的源代码（test_series_to_parallel、test_series_to_parallel）考到我在modelsim新建的project中

  这一步的问题是：我要不要把得到的网表文件.vo和延时反标文件.sdo一起考过来？

2、我在所有的参考书上都说什么仿真库的编译和映射，

        第一种方法：在altera的安装目录下quartus\eda\sim_lib中所涉及的Altera的仿真库（是用到的那个器件的Veriog程序吗）的Verilog拷贝到工程目录下，并加入到工程中

       第二种方法：在主菜单中选择【file】/【new】【library】中弹出的[create a new library]的对话框中选择a map to  an exitising ,单击[browse]选择已编译的库【问题】（1、这个已编译的库是说的我自己编译的那个project中的work库吗？2是那个新的library的名字是那个是我自己订的吗，这个库有什么用处）

      3编译源代码：选择所有源代码，然后compile all，成功

    4 启动仿真器并加载设计顶层

       在simulate中执行start simulate中的design我选择我的test_series_to_parallel.v[出现错误：Loading work.test_series_to_pallel
# Loading E:/myprogram/Verilog/modelsim/stop_timing_test/work.series_to_parallel
# ** Error: (vsim-3033) E:/myprogram/Verilog/modelsim/stop_timing_test/series_to_parallel.vo(78): Instantiation of 'AND1' failed. The design unit was not found.
#         Region: /test_series_to_pallel/test_series_to_parallel
#         Searched libraries:
#             E:/myprogram/Verilog/modelsim/stop_timing_test/work
#             E:/myprogram/Verilog/modelsim/stop_timing_test/work]

添加library在那？

我就作到这就作不下去，问题太多对不起，那位神仙帮帮忙！ 

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