PCB新手经验总结

PCB新手经验总结
   其实说总结经验有点夸大其词，因为到从开始学习PCB设计，现学现卖到现在为止也就一共做过4次板子，这还要将做废的包括在内。但因为是给自己的芯片做测试板，虽然次数不多，但在测试的过程中还是发现了不少板子设计上的问题，想来总结一下也许对一部分即将开始PCB设计的tx会有所帮助。
   还是从第一块板子说起吧。拿到芯片的时候把测试想的很简单，自然也就对测试板的设计没有太在意。几乎就是芯片管脚有几根，PCB上就照画一堆引线出去。上电后工作点测试没有问题。但是某条通路出现很明显的振荡，这个我在上一篇blog中也提到过。经高人指点，猜测是设计板子的时候完全没有考虑芯片供电的去耦问题。
    第二块板子的主要目的就是改进电源去耦。同时考虑到满足多种测试功能的需求，添加了不少其他的电路模块。
    事实证明，事先在板子上设计一些措施，以备芯片测试功能不正常时能够debug这一点还是非常重要的，虽然可能会浪费掉一些元件和PCB面积。这么做显然也有利于缩短测试周期。要做到这一点首先要很熟悉所测试的电路模块工作原理，其次需要与设计人员多沟通，提出完备的测试方案。对于测试方案，我想考虑得再多也不为过的，尤其是新手。
    第二块板子的测试结果不错，但是还有一些需要改进的地方。又不小心做坏了一块，所以又做了第四块测试板。这一块板子显然是以第二块板为基础。
    这块板子改进的地方有两处。一是去掉了一些引出端口，这些端口在第二块板子上已经测试通过，没有必要再进行验证；二是考虑信号走线和噪声的影响。总之这一板主要是要降低测试板给芯片带来的噪声干扰。缩短了信号走线，减少浮空的端口等等。虽然措施都很简单，但是从示波器上还是能够看出效果来的。关于这一点，对于测试具备高增益的系统尤为重要。如果板子引入的噪声过大，再经过高增益放大就可能将有用信号淹没，最终导致系统失效。
    数下来其实也没有几条经验，但是从开始测试以来居然每一条都得到了一一验证，看来还是值得注意的。
    如果有高手指导设计PCB板应该是可以避免这些问题。不过能碰到这些问题，并最终得到解决，也是不错的收获了。希望对xs有所帮助。

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芯片测试与电源去耦

    芯片从foundry厂回来了，可是人手不够，测试工作得自己做。以前从来不关心这方面的东西，基本上属于一无所知。从开始熟悉工具的使用到最后出了个板子，居然花了好几天时间，画得不好，还被同事耻笑了一番。当时以为自己的芯片外围电路不复杂，凑合用就得了，也就没有仔细改。
    等到测试板回来之后，插上芯片上电测试，工作点都好好的，可是加上信号就是没有反应。用示波器观测，居然在一个端口发现一个极强的稳定振荡波形。脑袋一下子就大了，当时的第一反应就是坏了，里面的反馈回路肯定发生了振荡。由于系统设计的问题，导致我的芯片里用了两个非线性反馈回路。由于仿真的时候很难推导模型，没有理论依据觉得电路一定会稳定，因此直到最后流片也是对自己的设计不那么肯定。测试一发现振荡第一反应就是这个。心情是七上八下的。
    还好当初设计的时候考虑到可能发生振荡的问题，作了一些措施来避免因振荡问题而无法测试其它的功能指标。于是先避开了这一块，把其它改测的能测的都做了一遍。后来有同事告诉我测试板上没有做电源去耦。当时觉得电源去耦问题应该不是振荡的原因，不过还是重新设计了一块板子，也没做什么大的改动，就是给芯片电源端口加了几个容值不算大的去耦电容。
    板子回来再做测试的时候，很意外的，振荡现象居然没有了。后来验证了好几块片子都没有再发生振荡问题。开心之余，也后悔做第一块测试板太草率。自己设计的芯片没有极强抗干扰能力，板子再乱做一通，自然出现一些反常现象。教训不能说不深刻，测试自己做的芯片本来就很紧张，而测试板的问题又让我几天之内的心情在天堂与地狱之间往复，这下算是彻底意识到芯片电源去耦的重要性了。

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no pains, no gains

没有改变，也许就没有前进的动力。

    如果当初没有接受这份工作，我可能现在还不会在短时间之内接触到如此多的工作内容。

    做了几年的IC设计，一直也以为测试工作主要是测试人员的事，我所能做的就是一个辅助性的角色。而在开始这份工作以后，发现很多事情需要独自面对。从芯片设计的系统架构，指标预算，以及电路实现等等方面，我必须要做各种方案与领导讨论确定。后期的仿真分析与版图设计由于人员不足必须要独立完成。

而自从芯片回来以后，从测试方案与PCB板设计也需要自己完成了。如果说在几个月之前还能跟leader探讨一些技术方面的东西的话，现在的我只能说是两眼抓瞎。需要学习PCB设计，需要考虑多种测试方案，需要分析测试问题。一遍一遍的尝试，一遍一遍的改进，片子烧了几颗，也得到了一些结果。可是还是觉得，过去这一个多月实在是。。。，怎么说呢，承受了太多东西。

也许这是件好事，可能以后也不会有同样的机会再让我短时间之内去做这么多不熟悉的内容了。很多事情开始都以为自己做不了，可临了没有人可以依靠的时候会发现，原来自己可以。虽然过程有些痛苦，最终还是能挣扎过去的。又应验了那句老话，”no pains，no gains.”

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以后要孤军奋战了

好久没有上来更新了。这个月工作好忙，又经历了一些变化，精力被分散了不少。现在总算告一段落了。

    这段时间，发现自己越来越“麻木”，很少再出现冲动的念头，瞻前顾后的想法也多了。也许年纪越大，就越不能承受变化，越不能忍受失去吧。一位极好的前辈要离开了，因为之前毫无征兆，一下子被打懵了。事情很突然，即便是十分的不适应，我也只能接受现实。每个人都有自己的路要走，任何人都不会陪在你身边一辈子。亲人尚且如此，更何况只是同事呢。话虽如此，这件事还是让我彷徨不知所措，不知道以后的路该怎么走。

    我常常想，从小到大过的每一天，经历的每件事，也许都包含着生活的磨练吧。面对它，就不会害怕以后要走的路。人生不可能一帆风顺，逆境不知道什么时候就降临了。无论我是否有准备，我都得去面对。

作为一个平凡人，要想去左右周围的环境太难，我只能去适应环境。失去一些东西也许很痛苦，但是也能让自己学会珍惜。《东京爱情故事》里的莉香因为父母工作的关系不停转学，而她却因为这个养成了独特的个性魅力。也许在环境的不停变动里，我才能发掘出自己的潜能，才能学到更多，才能生存得更好。

好在现在已经恢复过来了。这样也好，没有了旁人的指导，少了依赖性，我惟有加倍努力去获取我所需要的。改革总会有阵痛的，变化也总会有阵痛的，克服过去就好。

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模拟滤波器设计流程——（三）从系统指标到电路映射

片上集成的模拟滤波器常常是系统中的一个组成模块，对滤波器所有的性能指标要求来源与于系统指标的分解。比如说滤波器的噪声，线性度，带外抑制度，带内纹波，时延特性等等。确定采用何种类型，多少阶次的滤波器都可以通过系统仿真得到。举个例子说，7阶的butterworth和5阶的切比雪夫在带外抑制度上可能都差不多，但在带内纹波和时延特性上却不尽相同，这样的两个滤波器分别代入系统做系统仿真，很容易就可以看到他们各自的特性对解调误码率的影响。而如果都满足系统要求的情况下，如何去选择合适的滤波器，还要综合考虑复杂度，以及成本。

事实上做系统仿真的时候，往往就将我们能选择的滤波器类型范围缩小了。而再考虑一下实现成本，基本上能够达到指标要求的滤波器类型和阶次也就定了。剩下的工作无非就是常规的滤波器设计。利用普遍的滤波器设计工具，代入抑制度，截止频率，增益等参数，就能得到特定结构中使用到的元件参数。在综合滤波器设计的时候，最为广泛运用的应该是级联方式。通过将高阶次的传递函数分解为多个一阶和二阶传递函数的组合，再分级实现滤波器。这种方法大大简化了滤波器的设计，避免了多级反馈，从电路设计难度上来讲要更为容易一点。

假设我们需要设计一个5阶的butterworth型低通滤波器。首先将滤波器划分为3级结构，1级一阶，2级2阶。再根据归一化的传递函数表和滤波器的截止频率，可以得到各级的特征频率和Q值。知道了这两个值之后带入对应的1阶或2阶传递函数，可以很方便地求解出需要的R或C（也有可能是Gm或C）值。这样我们就将滤波器与普通的模拟电路如如运放等关联起来。

滤波器设计从这个层次再往下，考验的就是我们对基本的模拟电路模块如运算放大器，Gm单元等电路的掌握能力了。

如果滤波器传递分解之后有多级2阶结构，则需要考虑不同Q值的2阶结构在链路中的位置。Q值高的一般放在后面，因为高Q值放在前面影响滤波器的动态范围。但放在后面对抑制滤波器内部噪声却没什么好处，因为落在高Q值模块谐振峰值处的噪声会被放大。

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CMOS 版图设计中对电源总线噪声的考虑[转贴]

    本文所描述的噪声现象不是由于热噪声或者电荷散射所引起的，而是由于CMOS I/O驱动器的输出管脚上的电平变化，在电源总线(VDD和VSS)上产生的噪声电压所引起的，被称为电源总线噪声(power bus noise)。

我们知道，每当CMOS门改变其输出电平时有一个电流尖峰(current spike)流过电源总线并产生噪声电压，称它是开关噪声。电源总线以及它们与封装管脚的连接必须有足够的导通性能，使得来自输出驱动器中的所有电流尖峰不致于产生过大的噪声电压，破坏电路的正常操作。然而，芯片中的电源总线以及压焊封装连接线都具有电阻和电感特性，在多个I/O驱动器(或者输出驱动器)排列的版图区域内，最有可能在电源总线上产生较大的噪声电压，过高的电源噪声电压还影响电路的延迟时间，使电路可能出现迟滞故障。 为了保证电路安全可靠地操作，需要减小和限制电源总线噪声。下面从版图设计角度来考虑如何进行好的强壮的电源设计。 　

从结构和布局考虑　　

所谓VLSI结构式布局(structuring place-ment)是首先确定功能单元(例如：数据通道、控制模块、存贮器、随机逻辑等)在芯片上放置的区域，然后再分配I/O驱动器及压焊点的位置。当功能块确定了所在区域后，就意味着确定了电源线(VDD)、地线(VSS)和时钟线的分配区域。因为在I/O区域内产生电源噪声最大，所以将它们组成在一起采用与其它功能单元相分离的电源总线，并称为“噪声”电源总线(noise power bus);而功能单元区域中的电源总线称为“静态”电源总线(Quiet power bus)。输入缓冲器上的电源总线可以由“静态”电源总线来提供。这两种电源总线采用各自的压焊点连接不同的管脚，实现电源总线噪声的区域隔离。 　　

根据I/O驱动器的数量和输出驱动电流的大小，“噪声”电源总线可以有多个压焊点及连接管脚。压焊点的位置往往放在距封装管脚最近处，减小连接线的长度。

输出驱动器及分配 　　

为了减小每个输出驱动器在输出电平变化时流入电源总线上的电流尖峰，在驱动器与电源总线连接通道上加入噪声限制电阻，这对大电流驱动是非常必要的。此外，就是对每一个VDD和VSS管脚分配一组输出驱动器。 　　

每一个VSS和VDD所分配的输出驱动器组的数目是有限制的。在两个VSS(或者VDD)之间所分配的输出驱动器为一个VSS组(或者VDD组)。每一个VSS组(或者VDD组)输出驱动器的数目是由输出驱动器类型(是否有噪声限制)和驱动电流确定，这在VLSI版图设计时必须要充分考虑。 　　

另外，如果在版图上有不闭的电源总线，电源总线的末端又远离VSS和VDD管脚，那么在该处电源噪声最大，因为电源总线本身的电感和电阻正比于电源总线的长度，对电源总线进行充放电的CMOS门数也正比于电源总线的长度，所以电源总线上的噪声电压正比于电源总线长度的平方。因此，输出驱动器尽可能地分配在靠近每一个VSS管脚。 　　

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良好的版图画法能够提高良率

良好的版图画法能够提高良率

A：

1．多晶硅，金属条，块之间的间距只要有可能就画得比最小间距宽。

2．尽可能多打金属接触孔

3．有源区间距尽可能放宽

4．方块上不要出现slit或小间隙这种画法

5．接触孔，通孔间隔拉开

6．接触孔与通孔距离金属边缘有一段距离

7．避免使用有角度的图形，要么采用阶梯步进形成有一定角度的图形。如果一定要有角度的画法，尽量取135度

8．宽金属层互连的地方打上slit，便于电流流过

B

1．大尺寸器件匹配更好（除非特别大的器件，匹配度降低）

2．将匹配器件尽量靠近，因为匹配度随距离增加而降低

3．采用对称结构提高匹配度（由于工艺梯度的存在，镜像对称并不能减小失配）

4．了解因片上温度变化导致的失调

5．通过放置尽可能多的接触孔和通孔来减小通孔电阻

6．使用冗余电容提高电容匹配度，大电容采用共中心画法

7．采用冗余电阻提高电阻匹配度，成对电阻的版图要求同一方向和同一宽度

8．采用共中心画法提高管子匹配度，要求管子方向相同，电流方向相同。源漏端寄生电容会影响匹配，，附近若有源区，源漏端寄生电容会受影响

9．最小化天线效应，提高管子匹配

10．尽可能地拉开金属间距

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答scut_lmq关于bandgap的问题

问题：

1、输出电压曲线是不是一定往上凸啊！？有没有可能是凹的呢？

  按照Vref＝Vbe＋VTlnN*R2/R1 式子的话应该肯定是往上凸的没有可能是凹的！

  但是有一些文章是凹的都是IEEE的文章（A low-voltage bandgap reference with resistive subdivision和New Curvature-Compensation Technique for CMOS Bandgap Reference With Sub-1-V Operation.pdf），怎样解释呢？

2、是不是一定要令运方的输出电压为VDD/2啊！（这个问题是出于要求V＋，V－的电压相等的时候式子Vref＝Vbe＋VTlnN*R2/R1才成立，那么相等的时候输出是VDD/2。我的这种理解有问题吗！？

3、还有M1管和M2管的尺寸是应该怎样定呢？

4、Bandgap电路中出现的放大器，哪些性能指标是较为重要的。还有，运放的各种性能指标分别对应bandgap的哪些性能指标有什么影响。

答1：输出电压曲线不一定是往上凸的，在我仿真的时候有可能出现多个凹凸点，在整个温度范围内VREF电压波动与凸的相比一般要小一些。凹的我仿真也出现过，不过那时是因为运放没有调好。至于IEEE论文里的那些曲线，你需要看看里面是不是采用了特殊的补偿方式。

根据VREF公式并不一定能准确预测仿真结果，因为公式是一阶或二阶近似的结果，而仿真的model远比这种近似要复杂，并且是结合了厂家工艺实测数据拟合的结果。如果能保证bandgap里面各个模块都满足理论推导的前提条件，并且工作正常，那么你可以相信仿真结果。

答2：运放的输出电压要看你做什么样的运用，在要求VDD/2的场合一般是商用运放，为了普适性而设计的。在bandgap电路里如果运放输出VDD/2，则PMOS管的Vgs就是VDD/2，而Bandgap里的电流不会做得特别大，在M1~M3匹配要求大尺寸的时候，对于要求高度匹配特性的这几个Pmos管而言，栅驱动电压无疑是太大了。合理即可，一般会取Pmos管过驱动电压Vgs-V200~300mV。

至于你说“要求V＋，V－的电压相等的时候式子Vref＝Vbe＋VTlnN*R2/R1才成立”，我想你理解错了意思。运放的V+，V－相等其实指的是“虚短，虚断”的概念，是理想运放的特征。关于这个你可以找点资料看看。即使运放的V+，V－相等，实际当中，如果运放开环使用，其输出也可能是任何值的。

答3：从图中来看，M1~M3的尺寸应该是有比例关系的，提高匹配度要求w与L均要大一些比较好。一般情况下全都相等，也可以有别的比例系数，但是这时需要你去仔细推导VREF的表达式来确定电阻的比值。

答4：Bandgap中使用的运放，看重的指标我想首先一个就是失调电压要小，否则会直接转化成△VBE的误差，使得最终的VREF出现较大误差，温度补偿性能也会恶化。

还有一个就是开环增益要足够高，低增益造成得影响与失调电压类似。带宽倒是不用太高，因为bandgap近似于直流电路，对高频特性没有太高要求。当然还要考虑运放代入bandgap后的环路稳定度。

需要注意的一点是电路启动问题。上电的时候电路有可能不工作，需要加入启动电路强制其进入我们需要的工作点。

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关于那年我入错行（二）

    最近一段时间实在是太忙了，几乎就没有时间写一些技术总结，先道个歉吧。但既然是要做一个技术