EDN首页   博客首页 用户登陆  |  注册
aaa
发表于 2008/1/31 11:50:31

0

关于投票

如何通过仿真有效提高数模混合设计性能

刚在网上下的,觉得不错就上传放这里了,分上下册

pdf上册

pdf下册

值得看看

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(780) | 回复(0)

发表于 2008/1/25 14:52:58

0

关于投票

器件知识(五):晶振的选择

器件选型:晶振

pdf晶振的选择.pdf

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(871) | 回复(1)

发表于 2008/1/25 12:55:18

0

关于投票

器件知识(四):电感和磁珠的选型

以前基本是看参考设计上有就跟着加,具体有什么作用也是个大概,真正的原理就搞不懂了....

pdf电感和磁珠的选型

doc电感与磁珠联系与区别

也是在网上找的...

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(1237) | 回复(1)

发表于 2007/12/29 17:03:05

1

关于投票

器件知识(三):电容的ESR参数介绍

ESR,是Equivalent Series Resistance三个单词的缩写,翻译过来就是等效串连电阻

理论上,一个完美的电容,自身不会产生任何能量损失,但是实际上,因为制造电容的材料有电阻,电容的绝缘介质有损耗,各种原因导致电容变得不完美。这个损耗在外部,表现为就像一个电阻跟电容串连在一起,所以就起了个名字叫做等效串连电阻

ESR
的出现导致电容的行为背离了原始的定义。

比如,我们认为电容上面电压不能突变,当突然对电容施加一个电流,电容因为自身充电,电压会从0开始上升。但是有了ESR,电阻自身会产生一个压降,这就导致了电容器两端的电压会产生突变。无疑的,这会降低电容的滤波效果,所以很多高质量的电源啦一类的,都使用低ESR的电容器。

同样的,在振荡电路等场合,ESR也会引起电路在功能上发生变化,引起电路失效甚至损坏等严重后果。

所以在多数场合,低ESR的电容,往往比高ESR的有更好的表现。

不过事情也有例外,有些时候,这个ESR也被用来做一些有用的事情。

比如在稳压电路中,有一定ESR的电容,在负载发生瞬变的时候,会立即产生波动而引发反馈电路动作,这个快速的响应,以牺牲一定的瞬态性能为代价,获取了后续的快速调整能力,尤其是功率管的响应速度比较慢,并且电容器的体积/容量受到严格限制的时候。这种情况见于一些使用mos管做调整管的三端稳压或者相似的电路中。这时候,太低的ESR反而会降低整体性能。

ESR
等效串连电阻,意味着,将两个电容串连,会增大这个数值,而并联则会减少之。

实际上,需要更低ESR的场合更多,而低ESR的大容量电容价格相对昂贵,所以很多开关电源采取的并联的策略,用多个ESR相对高的铝电解并联,形成一个低ESR的大容量电容。牺牲一定的PCB空间,换来器件成本的减少,很多时候都是划算的。

ESR类似的另外一个概念是ESL,也就是等效串联电感。早期的卷制电感经常有很高的ESL,而且容量越大的电容,ESL一般也越大。ESL经常会成为ESR的一部分,并且ESL也会引发一些电路故障,比如串连谐振等。但是相对容量来说,ESL的比例太小,出现问题的几率很小,再加上电容制作工艺的进步,现在已经逐渐忽略ESL,而把ESR作为除容量之外的主要参考因素了。

顺便,电容也存在一个和电感类似的品质系数Q,这个系数反比于ESR,并且和频率相关,也比较少使用。

ESR引发的电路故障通常很难检测,而且ESR的影响也很容易在设计过程中被忽视。简单的做法是,在仿真的时候,如果无法选择电容的具体参数,可以尝试在电容上人为串连一个小电阻来模拟ESR的影响,通常的,钽电容的ESR通常都在100毫欧以下,而铝电解电容则高于这个数值,有些种类电容的ESR甚至会高达数欧姆。

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(971) | 回复(0)

发表于 2007/12/29 0:07:24

1

关于投票

印制电路板设计规范-工艺性要求(中兴)

以前看过的一份资料, 最近碰到的工程工艺问题较多,又拿出来看了一下,还是有所帮助吧:

          rar印制电路板设计规范-工艺性要求

系统分类: PCB  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(1110) | 回复(0)

发表于 2007/12/10 17:01:35

1

关于投票

差分走线要点

差分走线要点:

   1. 平行的目的是要确保差分阻抗的完整性,平行间距不同的地方就等于是差分阻抗不连续

   2. 等长的目的是想要确保时序的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关,如果不等长,则此交叉点不会出现在信号振幅(swing amplitude)的中间,也会造成相邻两个时间间隔(time interval)不对称,增加时序控制的难度。

   3. 不等长也会增加共模(common mode)信号的成分,影响信号完整性(signal integrity)

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 原创  | 

点击查看原文

发表评论 阅读全文(539) | 回复(0)

发表于 2007/12/9 23:33:47

0

关于投票

2007-12日常笔记

1. 目前PCI接口的设计一般采用两种方法:一种是采用通用接口芯片完成,常用的芯片有PLX公司的PLX9054和AMCC公司的S5933;第2种是采用EPLD或FPGA实现,这种方法可以针对自身的需要定制一定的功能,设计灵活性大,但必须严格遵循PCI总线的规范。采用第一种方法最大的好处是设计时可以不用关心PCI总线操作。

系统分类: 汽车电子  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 原创  | 

点击查看原文

发表评论 阅读全文(562) | 回复(0)

发表于 2007/12/7 1:20:01

1

关于投票

器件知识(二):去耦电容及旁路电容

从ESRD那整来的:      
        从电路来说,总是存在驱动的源和被驱动的负载。如果负载电容比较大,驱动电路要把电容充电、放电,才能完成信号的跳变,在上升沿比较陡峭的时候,电流比较大,这样驱动的电流就会吸收很大的电源电流,由于电路中的电感,电阻(特别是芯片管脚上的电感,会产生反弹),这种电流相对于正常情况来说实际上就是一种噪声,会影响前级的正常工作。这就是耦合。
去藕电容就是起到一个电池的作用,满足驱动电路电流的变化,避免相互间的耦合干扰。
旁路电容实际也是去藕合的,只是旁路电容一般是指高频旁路,也就是给高频的开关噪声提高一条低阻抗泄防途径。高频旁路电容一般比较小,根据谐振频率一般是0.1u,0.01u等,而去耦合电容一般比较大,是10u或者更大,依据电路中分布参数,以及驱动电流的变化大小来确定。
 
去耦和旁路都可以看作滤波。正如ppxp所说,去耦电容相当于电池,避免由于电流的突变而使电压下降,相当于滤纹波。具体容值可以根据电流的大小、期望的纹波大小、作用时间的大小来计算。去耦电容一般都很大,对更高频率的噪声,基本无效。旁路电容就是针对高频来的,也就是利用了电容的频率阻抗特性。电容一般都可以看成一个RLC串联模型。在某个频率,会发生谐振,此时电容的阻抗就等于其ESR。如果看电容的频率阻抗曲线图,就会发现一般都是一个V形的曲线。具体曲线与电容的介质有关,所以选择旁路电容还要考虑电容的介质,一个比较保险的方法就是多并几个电容。
 
去耦电容在集成电路电源和地之间的有两个作用:一方面是本集成电路的蓄能电容,另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感,它的并行共振频率大约在7MHz左右,也就是说,对于10MHz以下的噪声有较好的去耦效果,对40MHz以上的噪声几乎不起作用。1μF、10μF的电容,并行共振频率在20MHz以上,去除高频噪声的效果要好一些。每10片左右集成电路要加一片充放电电容,或1个蓄能电容,可选10μF左右。最好不用电解电容,电解电容是两层薄膜卷起来的,这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格,可按C=1/F,即10MHz取0.1μF,100MHz取0.01μF。

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 转贴  | 

点击查看原文

发表评论 阅读全文(599) | 回复(0)

发表于 2007/12/7 1:11:27

1

关于投票

器件知识(一):MOSFET管

选择正确的MOSFET:工程师所需要知道的

随着制造技术的发展和进步,系统设计人员必须跟上技术的发展步伐,才能为其设计挑选最合适的电子器件。MOSFET是电气系统中的基本部件,工程师需要深入了解它的关键特性及指标才能做出正确选择。本文将讨论如何根据RDS(ON)、热性能、雪崩击穿电压及开关性能指标来选择正确的MOSFET。

  MOSFET的选择

  MOSFET有两大类型:N沟道和P沟道。在功率系统中,MOSFET可被看成电气开关。当在N沟道MOSFET的栅极和源极间加上正电压时,其开关导通。导通时,电流可经开关从漏极流向源极。漏极和源极之间存在一个内阻,称为导通电阻RDS(ON)。必须清楚MOSFET的栅极是个高阻抗端,因此,总是要在栅极加上一个电压。如果栅极为悬空,器件将不能按设计意图工作,并可能在不恰当的时刻导通或关闭,导致系统产生潜在的功率损耗。当源极和栅极间的电压为零时,开关关闭,而电流停止通过器件。虽然这时器件已经关闭,但仍然有微小电流存在,这称之为漏电流,即IDSS。

  第一步:选用N沟道还是P沟道

  为设计选择正确器件的第一步是决定采用N沟道还是P沟道MOSFET。在典型的功率应用中,当一个M

OSFET接地,而负载连接到干线电压上时,该MOSFET就构成了低压侧开关。在低压侧开关中,应采用N沟道MOSFET,这是出于对关闭或导通器件所需电压的考虑。当MOSFET连接到总线及负载接地时,就要用高压侧开关。通常会在这个拓扑中采用P沟道MOSFET,这也是出于对电压驱动的考虑。

  要选择适合应用的器件,必须确定驱动器件所需的电压,以及在设计中最简易执行的方法。下一步是确定所需的额定电压,或者器件所能承受的最大电压。额定电压越大,器件的成本就越高。根据实践经验,额定电压应当大于干线电压或总线电压。这样才能提供足够的保护,使MOSFET不会失效。就选择MOSFET而言,必须确定漏极至源极间可能承受的最大电压,即最大VDS。知道MOSFET能承受的最大电压会随温度而变化这点十分重要。设计人员必须在整个工作温度范围内测试电压的变化范围。额定电压必须有足够的余量覆盖这个变化范围,确保电路不会失效。设计工程师需要考虑的其他安全因素包括由开关电子设备(如电机或变压器)诱发的电压瞬变。不同应用的额定电压也有所不同;通常,便携式设备为20V、FPGA电源为20~30V、85~220VAC应用为450~600V。

  第二步:确定额定电流

  第二步是选择MOSFET的额定电流。视电路结构而定,该额定电流应是负载在所有情况下能够承受的最大电流。与电压的情况相似,设计人员必须确保所选的MOSFET能承受这个额定电流,即使在系统产生尖峰电流时。两个考虑的电流情况是连续模式和脉冲尖峰。在连续导通模式下,MOSFET处于稳态,此时电流连续通过器件。脉冲尖峰是指有大量电涌(或尖峰电流)流过器件。一旦确定了这些条件下的最大电流,只需直接选择能承受这个最大电流的器件便可。

  选好额定电流后,还必须计算导通损耗。在实际情况下,MOSFET并不是理想的器件,因为在导电过程中会有电能损耗,这称之为导通损耗。MOSFET在“导通”时就像一个可变电阻,由器件的RDS(ON)所确定,并随温度而显著变化。器件的功率耗损可由Iload2×RDS(ON)计算,由于导通电阻随温度变化,因此功率耗损也会随之按比例变化。对MOSFET施加的电压VGS越高,RDS(ON)就会越小;反之RDS(ON)就会越高。对系统设计人员来说,这就是取决于系统电压而需要折中权衡的地方。对便携式设计来说,采用较低的电压比较容易(较为普遍),而对于工业设计,可采用较高的电压。注意RDS(ON)电阻会随着电流轻微上升。关于RDS(ON)电阻的各种电气参数变化可在制造商提供的技术资料表中查到。

  技术对器件的特性有着重大影响,因为有些技术在提高最大VDS时往往会使RDS(ON)增大。对于这样的技术,如果打算降低VDS和RDS(ON),那么就得增加晶片尺寸,从而增加与之配套的封装尺寸及相关的开发成本。业界现有好几种试图控制晶片尺寸增加的技术,其中最主要的是沟道和电荷平衡技术。

  在沟道技术中,晶片中嵌入了一个深沟,通常是为低电压预留的,用于降低导通电阻RDS(ON)。为了减少最大VDS对RDS(ON)的影响,开发过程中采用了外延生长柱/蚀刻柱工艺。例如,飞兆半导体开发了称为SuperFET的技术,针对RDS(ON)的降低而增加了额外的制造步骤。这种对RDS(ON)的关注十分重要,因为当标准MOSFET的击穿电压升高时,RDS(ON)会随之呈指数级增加,并且导致晶片尺寸增大。SuperFET工艺将RDS(ON)与晶片尺寸间的指数关系变成了线性关系。这样,SuperFET器件便可在小晶片尺寸,甚至在击穿电压达到600V的情况下,实现理想的低RDS(ON)。结果是晶片尺寸可减小达35%。而对于最终用户来说,这意味着封装尺寸的大幅减小。

 第三步:确定热要求

  选择MOSFET的下一步是计算系统的散热要求。设计人员必须考虑两种不同的情况,即最坏情况和真实情况。建议采用针对最坏情况的计算结果,因为这个结果提供更大的安全余量,能确保系统不会失效。在MOSFET的资料表上还有一些需要注意的测量数据;比如封装器件的半导体结与环境之间的热阻,以及最大的结温。

  器件的结温等于最大环境温度加上热阻与功率耗散的乘积(结温=最大环境温度+[热阻×功率耗散])。根据这个方程可解出系统的最大功率耗散,即按定义相等于I2×RDS(ON)。由于设计人员已确定将要通过器件的最大电流,因此可以计算出不同温度下的RDS(ON)。值得注意的是,在处理简单热模型时,设计人员还必须考虑半导体结/器件外壳及外壳/环境的热容量;即要求印刷电路板和封装不会立即升温。

  雪崩击穿是指半导体器件上的反向电压超过最大值,并形成强电场使器件内电流增加。该电流将耗散功率,使器件的温度升高,而且有可能损坏器件。半导体公司都会对器件进行雪崩测试,计算其雪崩电压,或对器件的稳健性进行测试。计算额定雪崩电压有两种方法;一是统计法,另一是热计算。而热计算因为较为实用而得到广泛采用。不少公司都有提供其器件测试的详情,如飞兆半导体提供了“Power MOSFET Avalanche Guidelines”(见http://www.fairchildsemi.com/an/AN/AN-9034.pdf#page=1)。除计算外,技术对雪崩效应也有很大影响。例如,晶片尺寸的增加会提高抗雪崩能力,最终提高器件的稳健性。对最终用户而言,这意味着要在系统中采用更大的封装件。

  第四步:决定开关性能

  选择MOSFET的最后一步是决定MOSFET的开关性能。影响开关性能的参数有很多,但最重要的是栅极/漏极、栅极/

源极及漏极/源极电容。这些电容会在器件中产生开关损耗,因为在每次开关时都要对它们充电。MOSFET的开关速度因此被降低,器件效率也下降。为计算开关过程中器件的总损耗,设计人员必须计算开通过程中的损耗(Eon)和关闭过程中的损耗(Eoff)。MOSFET开关的总功率可用如下方程表达:Psw=(Eon+Eoff)×开关频率。而栅极电荷(Qgd)对开关性能的影响最大。

  基于开关性能的重要性,新的技术正在不断开发以解决这个开关问题。芯片尺寸的增加会加大栅极电荷;而这会使器件尺寸增大。为了减少开关损耗,新的技术如沟道厚底氧化已经应运而生,旨在减少栅极电荷。举例说,SuperFET这种新技术就可通过降低RDS(ON)和栅极电荷(Qg),最大限度地减少传导损耗和提高开关性能。这样,MOSFET就能应对开关过程中的高速电压瞬变(dv/dt)和电流瞬变(di/dt),甚至可在更高的开关频率下可靠地工作。

  结论

  通过了解MOSFET的类型及了解和决定它们的重要性能特点,设计人员就能针对特定设计选择正确的MOSFET。由于MOSFET是电气系统中最基本的部件之一,选择正确的MOSFET对整个设计是否成功起着关键的作用。

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 转贴  | 

点击查看原文

发表评论 阅读全文(576) | 回复(0)

发表于 2007/12/5 0:53:32

1

关于投票

PCB布板的一些规则要点

最近刚拿到的一份资料,可惜没有电子档,只好自已打,跟大家分享一下了

1 . 串扰(CrossTalk)是指PCB上不同网络之间因较长的平行布线引起的相互干扰,主要是由于平行线间的分布电容和分布电感的作用。克服串扰的主要措施是:

      加大平行布线距离,3W原则

      在平行线间插入接地的隔离线

      减小布线层与地平面地距离

2 . 对应地线回路规则,实际上也是为了尽量减小信号的回路面积,多见于一些比较重要的信号,如时钟信号,同步信号;对一些特别重要,频率特别高的信号,应该考虑采用铜轴电缆屏蔽结构设计,即将所布的线上下左右用地线隔离,而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合

3 . 走线的方向控制规则,即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向,以减少不必要的层间窜扰;当由于板结构限制(如某些背板)难以避免出现该情况,特别是信号速率较高时,应考虑用地平面隔离各布线层,用地信号线隔离各信号线

4 . 走线的开环和闭环检查

     一般不允许出现一端浮空的布线(Dangling Line) 

    主要是为了避免产生“天线效应”,减少不必要的干扰辐射和接受,否则可能带来不可预知的结果。

点击看大图

5 . 器件的去耦规则

     单板上每个小规模以上的集成芯片的电源和地衬里得要用0.01uF的独石电容或瓷介电容进行退耦。多的大规模集成电路芯片应另加1~3个10uF的钽电容退耦,4~10个中大规模集成电路也应使用1~3个10uF的钽电容退耦,高速电平转换器件、高速CPU、CPLD、FPGA、DSP建议采用1000pF+0.1uF+10uF钽电容方式退耦

6 . 器件布局规则

    主要是为了防止不同工作频率的模块之间的互相干扰,同时尽量缩短高频部分的布线长度。通常将高频的部分布设在接口部分以减少布线长度,当然,这样的布局仍然要考虑到低频信号可能受到的干扰。同时还要考虑到高/低频部分地平面的分割问题,通常采用将二者的地分割,再在接口处单点相接。对混合电路,也有将模拟与数字电路分别布置在印制板的两面,分别使用不同的层布线,中间用地层隔离的方式。

系统分类: PCB  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 原创  | 

点击查看原文

发表评论 阅读全文(2889) | 回复(1)

发表于 2007/12/3 23:57:14

1

关于投票

RS485及RS232接口匹配

RS485:       

        在485系统中,当节点阻抗和传输线阻抗不匹配时,信号将不能被负载完全吸收,部分将在传输线上形成反射,此时必须在终端加上适当的匹配电阻,使得负载阻抗、传输线阻抗和源阻抗相等,以消除反射;

         终端匹配的原则:匹配电阻通常为120欧姆,最小不能小于90欧姆。位置通常放在最接近驱动器或接收器的那一端。

RS232:

        对接口收发信号线的保护可以选用双向瞬态抑制二极管ESDA14V2L,并在信号线上串接100欧姆电阻,可以有效的防止RS232通讯过程中串口锁死及烧串口的现象。

 

系统分类: PCB  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 原创  | 

点击查看原文

发表评论 阅读全文(797) | 回复(1)

发表于 2007/12/3 23:52:26

1

关于投票

硬件布板经验谈(2007 1203)

时钟线走线

        1. 表面层无时钟布线或布线长度=<500mil(关键时钟表层布线=<200mil);并且要要完整地平面作回
            流,未跨分割或跨分割位置已作桥接处理

        2. 晶振及时钟驱动电路区域TOP层无其它布线穿过;(这条有时比较难满足)

        3. 信号线周围避免有其它信号线,在必要时满足3W原则(两线中心距为线宽的3倍),这点在布
             数据线或地址线排线时,一般不作此种方案考虑,而重点考虑时序(等长)。

        4.  在可能的情况下,电原层应尽量满足20h原则:即电源层边界相对于地层边界内缩板厚度的20倍

**20H规则:由于电源层与地层之间的电场是变化的,在板的边缘会向外辐射电磁干扰。称为边缘效应。可以将电源层内缩,使得电场只在接地层的范围内传导。以一个H(电源和地之间的介质厚度)为单位,若内缩20H则可以将70%的电场限制在接地边沿内;内缩100H则可以将98%的电场限制在内。

        5. 不同频率时钟之间满足3W原则

            **3W规则:为了减少线间窜扰,应保证线间距足够大,当线中心距不少于3倍线宽时,则可保持70%的电场不互相干扰,称为3W规则。如要达到98%的电场不互相干扰,可使用10W规则。

        6. 当时钟信号换层且回流参考平面也改变时,一般在时钟线换层过孔旁布一接地孔

        7. 时钟布线与I/O接口、拉手条的间距>=1000mil

        8. 时钟线与相邻平面层布线的平等长度<=1000mil

        9. 多负载时钟结构尽量采用星形,在实际实现中一般采用在走到多负载点相对中心位置进行等长
            分叉方式,

       10. SDRAM布线中,SDCLK与DATA的长度相差<=800mil

       11. 带状线(中间层走线)的典型传输速度为180ps/inch,微带线(表层走线)为140ps/inch

接口走线要求:

       1. 差分布线规则:并行且等距、同层、等长

       2 接口变压器与接口连接器之间的网络长度小于1000mil

       3 .跨分割的复位线在跨分割处加桥接措施

       4.  接口电路的布线应遵循先防护、后滤波的原则

       5. 接口变压器、光耦等隔离器件初、次级互相隔离,无相邻平面等耦合通路,对相应的参考平面
           隔离宽度大于100mil

板的堆叠:

       1. 元件层的临近层为地平面,提供器件屏蔽层以及为定层布线层提供参考平面

       2. 所有信号层尽可能与地平面相邻

       3. 尽量避免2信号层直接相邻

       4. 主电源尽可能与其对应地相邻

       5. 兼顾层压结构对称性

其他布线注意点:

      1. 电源层和地层之间的EMC环境较差,应避免布置对干扰敏感的信号

      2. 信号线必须无直角

      3. 布线尽可能靠近一个平面,并避免跨分割,若必须跨分割或者无法靠近电源地平面,这些情况仅
          允许在低速信号线中存在

系统分类: PCB  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 原创  | 

点击查看原文

发表评论 阅读全文(1657) | 回复(3)

发表于 2007/11/25 23:39:37

0

关于投票

阻抗计算说明

暂时还没找到很好的阻抗相关资料,这个就先看着,了解下概念问题
pdf阻抗计算说明.pdf

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(870) | 回复(1)

发表于 2007/11/25 23:34:41

0

关于投票

复习数电、模电

复习下功课,数电、模拟,越来越感觉它们好了。
pdf跟我学模拟电子电路.pdf
pdf跟我学数字电子技术.pdf

 

系统分类: 模拟技术  |  用户分类: 硬件相关资料  |  标签: 无标签  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(2439) | 回复(11)

发表于 2007/10/26 16:08:19

0

关于投票

SD卡标准资料

前段时间用到SD Card ,

pdfpart1, pdfpart2, pdfpart3    英文标准文件

rar一个网上找的翻译,平时用差不多了,想要完全的,就看英文吧,我是很痛苦爬了一遍的.

系统分类: 嵌入式  |  用户分类: 硬件相关资料  |  标签: 硬件相关  |  来源: 整理  | 

点击查看原文

发表评论 阅读全文(2691) | 回复(3)

Total , Page /