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如何通过仿真有效提高数模混合设计性能

刚在网上下的,觉得不错就上传放这里了,分上下册

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值得看看

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器件知识(五):晶振的选择

器件选型:晶振

pdf晶振的选择.pdf

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器件知识(四):电感和磁珠的选型

以前基本是看参考设计上有就跟着加,具体有什么作用也是个大概,真正的原理就搞不懂了....

pdf电感和磁珠的选型

doc电感与磁珠联系与区别

也是在网上找的...

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器件知识(三):电容的ESR参数介绍

ESR,是Equivalent Series Resistance三个单词的缩写,翻译过来就是等效串连电阻

理论上,一个完美的电容,自身不会产生任何能量损失,但是实际上,因为制造电容的材料有电阻,电容的绝缘介质有损耗,各种原因导致电容变得不完美。这个损耗在外部,表现为就像一个电阻跟电容串连在一起,所以就起了个名字叫做等效串连电阻

ESR
的出现导致电容的行为背离了原始的定义。

比如,我们认为电容上面电压不能突变,当突然对电容施加一个电流,电容因为自身充电,电压会从0开始上升。但是有了ESR,电阻自身会产生一个压降,这就导致了电容器两端的电压会产生突变。无疑的,这会降低电容的滤波效果,所以很多高质量的电源啦一类的,都使用低ESR的电容器。

同样的,在振荡电路等场合,ESR也会引起电路在功能上发生变化,引起电路失效甚至损坏等严重后果。

所以在多数场合,低ESR的电容,往往比高ESR的有更好的表现。

不过事情也有例外,有些时候,这个ESR也被用来做一些有用的事情。

比如在稳压电路中,有一定ESR的电容,在负载发生瞬变的时候,会立即产生波动而引发反馈电路动作,这个快速的响应,以牺牲一定的瞬态性能为代价,获取了后续的快速调整能力,尤其是功率管的响应速度比较慢,并且电容器的体积/容量受到严格限制的时候。这种情况见于一些使用mos管做调整管的三端稳压或者相似的电路中。这时候,太低的ESR反而会降低整体性能。

ESR
等效串连电阻,意味着,将两个电容串连,会增大这个数值,而并联则会减少之。

实际上,需要更低ESR的场合更多,而低ESR的大容量电容价格相对昂贵,所以很多开关电源采取的并联的策略,用多个ESR相对高的铝电解并联,形成一个低ESR的大容量电容。牺牲一定的PCB空间,换来器件成本的减少,很多时候都是划算的。

ESR类似的另外一个概念是ESL,也就是等效串联电感。早期的卷制电感经常有很高的ESL,而且容量越大的电容,ESL一般也越大。ESL经常会成为ESR的一部分,并且ESL也会引发一些电路故障,比如串连谐振等。但是相对容量来说,ESL的比例太小,出现问题的几率很小,再加上电容制作工艺的进步,现在已经逐渐忽略ESL,而把ESR作为除容量之外的主要参考因素了。

顺便,电容也存在一个和电感类似的品质系数Q,这个系数反比于ESR,并且和频率相关,也比较少使用。

ESR引发的电路故障通常很难检测,而且ESR的影响也很容易在设计过程中被忽视。简单的做法是,在仿真的时候,如果无法选择电容的具体参数,可以尝试在电容上人为串连一个小电阻来模拟ESR的影响,通常的,钽电容的ESR通常都在100毫欧以下,而铝电解电容则高于这个数值,有些种类电容的ESR甚至会高达数欧姆。

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印制电路板设计规范-工艺性要求(中兴)

以前看过的一份资料, 最近碰到的工程工艺问题较多,又拿出来看了一下,还是有所帮助吧:

          rar印制电路板设计规范-工艺性要求

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差分走线要点

差分走线要点:

   1. 平行的目的是要确保差分阻抗的完整性,平行间距不同的地方就等于是差分阻抗不连续

   2. 等长的目的是想要确保时序的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关,如果不等长,则此交叉点不会出现在信号振幅(swing amplitude)的中间,也会造成相邻两个时间间隔(time interval)不对称,增加时序控制的难度。

   3. 不等长也会增加共模(common mode)信号的成分,影响信号完整性(signal integrity)

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2007-12日常笔记

1. 目前PCI接口的设计一般采用两种方法:一种是采用通用接口芯片完成,常用的芯片有PLX公司的PLX9054和AMCC公司的S5933;第2种是采用EPLD或FPGA实现,这种方法可以针对自身的需要定制一定的功能,设计灵活性大,但必须严格遵循PCI总线的规范。采用第一种方法最大的好处是设计时可以不用关心PCI总线操作。

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器件知识(二):去耦电容及旁路电容
从ESRD那整来的:      
        从电路来说,总是存在驱动的源和被驱动的负载。如果负载电容比较大,驱动电路要把电容充电、放电,才能完成信号的跳变,在上升沿比较陡峭的时候,电流比较大,这样驱动的电流就会吸收很大的电源电流,由于电路中的电感,电阻(特别是芯片管脚上的电感,会产生反弹),这种电流相对于正常情况来说实际上就是一种噪声,会影响前级的正常工作。这就是耦合。
去藕电容就是起到一个电池的作用,满足驱动电路电流的变化,避免相互间的耦合干扰。
旁路电容实际也是去藕合的,只是旁路电容一般是指高频旁路,也就是给高频的开关噪声提高一条低阻抗泄防途径。高频旁路电容一般比较小,根据谐振频率一般是0.1u,0.01u等,而去耦合电容一般比较大,是10u或者更大,依据电路中分布参数,以及驱动电流的变化大小来确定。
 
去耦和旁路都可以看作滤波。正如ppxp所说,去耦电容相当于电池,避免由于电流的突变而使电压下降,相当于滤纹波。具体容值可以根据电流的大小、期望的纹波大小、作用时间的大小来计算。去耦电容一般都很大,对更高频率的噪声,基本无效。旁路电容就是针对高频来的,也就是利用了电容的频率阻抗特性。电容一般都可以看成一个RLC串联模型。在某个频率,会发生谐振,此时电容的阻抗就等于其ESR。如果看电容的频率阻抗曲线图,就会发现一般都是一个V形的曲线。具体曲线与电容的介质有关,所以选择旁路电容还要考虑电容的介质,一个比较保险的方法就是多并几个电容。
 
去耦电容在集成电路电源和地之间的有两个作用:一方面是本集成电路的蓄能电容,另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感,它的并行共振频率大约在7MHz左右,也就是说,对于10MHz以下的噪声有较好的去耦效果,对40MHz以上的噪声几乎不起作用。1μF、10μF的电容,并行共振频率在20MHz以上,去除高频噪声的效果要好一些。每10片左右集成电路要加一片充放电电容,或1个蓄能电容,可选10μF左右。最好不用电解电容,电解电容是两层薄膜卷起来的,这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格,可按C=1/F,即10MHz取0.1μF,100MHz取0.01μF。
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器件知识(一):MOSFET管

选择正确的MOSFET:工程师所需要知道的

随着制造技术的发展和进步,系统设计人员必须跟上技术的发展步伐,才能为其设计挑选最合适的电子器件。MOSFET是电气系统中的基本部件,工程师需要深入了解它的关键特性及指标才能做出正确选择。本文将讨论如何根据RDS(ON)、热性能、雪崩击穿电压及开关性能指标来选择正确的MOSFET。

  MOSFET的选择

  MOSFET有两大类型:N沟道和P沟道。在功率系统中,MOSFET可被看成电气开关。当在N沟道MOSFET的栅极和源极间加上正电压时,其开关导通。导通时,电流可经开关从漏极流向源极。漏极和源极之间存在一个内阻,称为导通电阻RDS(ON)。必须清楚MOSFET的栅极是个高阻抗端,因此,总是要在栅极加上一个电压。如果栅极为悬空,器件将不能按设计意图工作,并可能在不恰当的时刻导通或关闭,导致系统产生潜在的功率损耗。当源极和栅极间的电压为零时,开关关闭,而电流停止通过器件。虽然这时器件已经关闭,但仍然有微小电流存在,这称之为漏电流,即IDSS。

  第一步:选用N沟道还是P沟道