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发表于 2008-1-20 21:46:54

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多芯片封装：高堆层，矮外形

 
    
    
    SoC 还是 SiP？随着复杂系统级芯片设计成本的逐步上升，系统级封装方案变得越来越有吸引力。同时，将更多芯片组合到常规外形的单个封装中的新方法也正在成为一种趋势。
    要 点
    
    多裸片封装是建立在长久以来确立的提高电路密度的原则基础上的。
    
    用90nm工艺开发单片系统ASIC 的高成本促使人们研究多芯片的替代方案。
    
    很多雄心勃勃3D芯片封装的前兆是用于手机存储器中相对简单的叠式裸芯片结构。
    
    经过多年的单纯概念性研究以后，完全3D化芯片至芯片连接成为现实可行的技术。
    现在我们有了系统级封装（SiP），或多芯片封装。以前它们叫做多芯片模块，更早时叫混合电路。本质上来说，这些都不是什么新鲜东西，无非是将多个有源元器件装入一个认为是 IC 的封装里。事实上，它就是集成电路的早期实现方法。在遥远的过去，常见的方法是用“单片 IC”表示厂商将所有功能集成到一个硅片上。而建立这种组合的基本动机至今没有变化。我们采取这种途径，是因为无法从技术上或经济上在单个芯片中实现某些功能的组合。随着时间的流逝，这些因素之间平衡的变化可能改变对多芯片解决方案的决策。
    很快有了更大内存
    决策过程的一个方面是依据工艺技术的极限。例如，对于内存，长期以来确立了一条通过创新封装提高器件密度的路径。当内存沿着摩尔定律发展时，在任何时点上 DRAM 芯片都有一个相应的最大可行尺寸。并且在那相同时刻，总会出现这个尺寸不够用的一些项目。一些专业供应商会将多个裸芯片装入标准单芯片外形尺寸的封装内，从而制造出满足要求的部件。通过预测封装印脚的未来发展，这些供应商已经能在产品上市之前几个月就可以估计并模仿出下一代单芯片部件的器件。由于 SRAM 内存单元的尺寸较大，它的密度总是比 DRAM 要落后一至两代，而将多个 SRAM 芯片封装为一个部件，就可以用类似的尺寸提供相等的密度。今天，这个办法同样已用在闪存上。像White Electronic DESIGNS公司这样的供应商不断将多个芯片封装为一体，而且White Electronic DESIGNS公司最近还宣布推出了一种 64 MB 的 Flash MCP（多芯片封装），设计用于嵌入式应用和高可靠性应用，提供商用、工业和军用温度范围。该器件为13mm×22mm，159塑封球栅阵列（PGBA，图1）。这款闪存组成是 8M×64，访问时间为 90、100 和 120 ns，每个扇区的擦除/编程循环为 100万次。价格并不便宜，在 500 片批量时，单价为 250 美元（工业温度）。
    
    当供应商必须针对经济因素和技术因素做出优化时，芯片划分问题的决策就成了一个更加微妙的过程，供应商要按照自己的工艺能力，提供最佳可能性的规范。很多年来，一直有两种制造所谓的“智能电源”器件的相反方法。这些智能器件包括了具有某种智能程度的电源控制功能，如某些驱动和保护电路，以及复杂的控制部件，也许还包括微控制器内核。有些供应商选择制造单芯片的办法，而其它供应商则在一个封装内用一个控制芯片外加一些独立电源开关的办法。单芯片方案需要复杂得多的制造工艺，而且设计师还要具备在单个芯片上处理电压和热应力的复杂设计能力。但它的好处是供应商可以使用比较简单的封装，无需考虑多个芯片在封装内的互连问题，因此也提高了成品率。反之，注重多芯片方法的倡导者则认为他们可以对控制部分和电源部分采用优化的工艺，因而有更好的总体性能，也（可能）制造出更可靠的部件。这两种不同方案已经共存了10年之久，现在供应商都能成功地在市场上提供两种方案，所以这种争论得到了很好的平衡。作为用户，除了考虑热与散热问题，你几乎不必了解厂家如何制造这种智能开关。附文“LINEAR 技术公司介入电源模块争论”描述了电源领域新近增加的一种系统级封装。
    当射频设计师需要为射频功能（可能是 RF 自身或 RF 加基带部分）找一种单封装结构时，他们也有类似的各种选择。如蓝牙就出现了各种单片方案；市场领先者 CSR公司 已经推出了自己第五代 Bluecore 设计。但是，并非所有 RF 应用都能支持在供应商必须投资实现单芯片设计的 RF 与逻辑 CMOS混合技术方面进行巨额投入。Insight SiP公司 在 SAME（Sofia Antipolis 微电子）论坛 2005 上的一篇论文中描绘了通向 RF 系统级封装的道路。该公司 CTO Chris Barratt 对 RF 模块设计中基板的重要角色作了说明。它可以是一种纯粹的互连介质，IC 与无源元件附着在上面，或者可以将无源元件直接嵌入封装内来实现 RF 功能。基板可以是印制电路板（通常归类“层压板”），或者是 LTCC（低温共烧陶瓷），或者是将硅片用作基板。层压板（FR4 或高电介质材料）基板可以支持某些无源 RF 功能，例如匹配网络。Barratt 解释道，层压板是相对成熟和容易获得的技术。LTCC 基板可以嵌入更多复杂的由陶瓷自身构成的元器件，如电容器、电感器、滤波器和平衡/不平衡变换器。集成无源器件表示在技术上又迈出了一步，设计师可以用薄膜技术在半导体或玻璃基板上构成各种类型的无源元件。
    电气至物理流
    图 2 显示的是 Barratt 为 LTCC 器件绘制的设计流程，Insight 用一组标准的 EDA 工具对这些器件作了编译。第一步是用纯电气术语定义电路的功能；然后，设计师为 LTCC 选择一种合适的层次结构。接下来，他要从机械部件库中选择一些元件，映射到所选层上，并进行电磁仿真，以精确模仿所选结构的 RF 特性。然后，他建立一个与设计所用特定器件相关的专门元件库，通过进一步仿真（包括模拟与有源器件一起的电路行为，体现随后倒装在基板上的 IC），将设计汇聚成 LTCC 中所有层的最终几何布局。最后用一次全系统的仿真检查，使无用的寄生器件不会干扰所需的工作参数。Barratt 称，现在的 LTCC（以及层压板）基板有很多厂家可作选择，尽管更先进的集成无源器件则要在那些具备先进硅晶圆处理能力的供应商之间内部发现。这种设计流为具备高度集成与良好特性的模块提供了一条路径，对这些模块来说，单片系统（SoC）方案的设计过于昂贵，或者根本不可行。
    
    
    
    最近几个月来，大多数新宣布的产品都使用了多裸芯片封装，也叫叠式裸芯片封装。其中，迄今为止最常见的应用是将多个存储器芯片叠在一个封装内：其中首要的应用就是为手机主板所做的存储器集合体。在手机中，印制电路板上的空间非常珍贵，需要多种类型存储器：每款手机设计都至少要用一个多芯片封装。
    
    虽然供应商已经探索了各种芯片至芯片、芯片至基板的互连技术，但现在市场上单个封装内的芯片数目还是相对有限的，最多是4 ~ 6个，它们一个放在另一个的顶端，通常从下至上的尺寸逐步缩小，像一个金字塔。基板最常用的是层压板或陶瓷微型 BGA 封装，并且在半导体片之间一定有一个隔离层，也可能是单独的粘着层，但经常是一个聚合物的“插入”层。厂家使用传统技术，将每块芯片单独丝焊至基板。显然，基板上连结焊盘的空间也是十分珍贵的。这是一种局限，也是为什么存储器堆叠对多芯片方案很有吸引力的原因。就是说，一根总线可以寻址一个以上的芯片，从而减少了焊盘拥挤的问题。过去的多存储器芯片结构包含芯片的实体堆叠，焊接总线连接沿芯片堆的外沿构成上、下轨，但这种方法只适用于同种芯片的堆叠，而不适合手机应用的需求。
    
    手机系统线路板最明确的一点要求就是矮形：因为印制电路板上元器件的净空很珍贵。这对多芯片封装是一个挑战。在“后段”（BEOL）工艺步骤中，厂家将晶圆厚度降低至40mm，然后再将一个个芯片堆叠起来，这样就可以在标准 BGA 封装中获得超乎想像的六层堆叠。从电气上说，这样做没有问题：一个芯片的有源层（半导体制造工艺进行扩散和注入，形成 IC 有源器件的部分）非常薄，尺寸大概可以用埃来计算。或这么说：有源层只是硅片山上的一层霜而已。现在已有技术能将硅载流子层从母晶圆中分离开来，它薄到既柔软又透明，但仍有足够的厚度支持有源电路功能。多芯片封装并不需要这种等级的复杂性。然而，厂家可以将晶圆厚度降低到40mm或50mm以下，主要是用背面研磨和抛光的方法，然后再将晶圆切割成单个芯片。
    
    使用第三维
    
    供应商和研究者都在开始讨论将多芯片封装用作某些超大型 SoC 设计的一种解决方案。众所周知，今天采用前沿技术的大型 SoC 前期工程成本是相当高的。一种对成本进行管理的可能方法是将设计分割为一系列较小的芯片，它们可以侧面紧挨着安装（在一个小型的连接基板上），或堆叠式安装。除了经济性原因以外，构成一个 SoC 设计的功能块也（根据定义）限定为 2D 布局，而相应的块可以离得很远。如果采用真正的 3D 方式，设计师可以将功能相关的各个块尽量靠近，并尽可能将它们在垂直方向和水平面上直接连接。基于对这些考虑，解决方案包括裸芯片与封装后芯片的互连，产生了叠式封装（package-on-package，PoP）。
    
    何时多芯片封装会成为一种系统级封装(SiP)？不同的供应商对这个词汇的用法不同，有时比较宽松，有时可以互换，但其有效定义是：当一个多芯片封装可以用作外部系统能够访问的一个部件时（例如堆叠的内存），SiP 就可以完成某种独立的处理工作或功能。因此，芯片的混合就可能包括一个处理器，或任何用硅片可以完成的其它功能，如传感器或 MEM。
    
    比利时的研究组织 IMEC 有一个长期项目，即为一种普遍存在的计算环境构建一个自主的无线传感器单元。IMEC 研究人员设想它是由一堆同尺寸芯片构成的立方体形式。在堆叠构造中将包括环境能源净化、检测、处理以及无线网络功能，所有这些都是由独立芯片完成的各自专门功能。这样一个堆叠构造需要非常先进的芯片-芯片间互连。为了完成这一目标，IMEC 有一个 3D 互连计划，它包括对裸芯和 PoP 的研究。最初的概念是围绕单个芯片的周围做上焊球，用再流焊完成连接，但 IMEC 也正在探索更进一步的连接技术。
    
    并行处理
    
    IMEC 研究的目标之一是将并行处理的好处也带到 3D 领域中，从而提供常规硅片制造的经济性。如果你准备直接将一个芯片连接到另一个芯片上，用并行处理的方法效率要高得多。但是，今天的主要方法是一次建立一个芯片堆叠，这种做法失掉了经济性的好处。理想的做法是芯片仍在晶圆上时就完成互连，该组织正在研究各种晶圆间连接的方法。有些思路是利用通孔互连芯片间的中间层；有些则采用直接的芯片至芯片连接。IMEC已对各种概念作了验证，如将芯片厚度降低到远薄于今天的常规厚度。制造出的有源硅片厚度不超过10。进一步的实验性概念是在垂直尺度上提供连接：用铜插头或“铜钉”垂直插入硅片中，从而连接到堆叠中下一芯片的端子上。
    
    欧洲的供应商很快就可以提供多芯片封装，如ST Microelectronics公司和 INFINEON 公司。ST 已展示了堆叠多达八个芯片（图 3）的封装，不过现在的存储器系列产品最多堆叠四层，这其中组合了 NOR 闪存加 SRAM，或双 NOR 闪存。ST 的三频段 GSM/GPRS 收发器模块也是一个堆叠芯片的产品，它是将一个 Si-Ge BiCMOS RF 芯片置于一个集成有源/无源器件上，构成一个 7mm×7mm×1.4mm 的封装，其中还集成了很多无源器件。该公司进一步指出，照相手机的图像传感器子系统是该技术应用的另一个可能领域，将图像传感器与图像处理 DSP 做在一起可以节省电路板空间。
    
    
    
    与90nm竞争
    
    ST 集团新型封装发展部门的副总裁 Carlo Cognetti 就定制芯片开发的不同领域，对 SiP 封装的性能作了评论：“一些较小的芯片设计所可能还在使用比最先进半导体工艺晚一到两代的结点，但仍然做着出色的工作，而对最新工艺的投资可能超过他们。当设计团队采用更成熟的技术，在第三维上堆叠芯片时，他们就可以保持与高费用、全 SoC 设计的竞争能力。”Cognetti 称 ST 有全套的SiP设计工具，支持内部和外部的设计团队，就像他们对 ASIC 流程的支持一样。
    
    AMD 与富士通公司的合资存储器供应企业 Spansion 也提供一系列堆叠式芯片的存储器产品，包括用于系统存储器和手机市场的产品。过去几周内，它还开始提供存储器与逻辑芯片组合的叠式封装。这一概念将 Amkor 的 PSvfBGA 封装与 Spansion 的闪存芯片封装堆叠在一起，底层是承载逻辑电路的 Amkor PSvfBGA，Spansion 的则在上层，整个封装高度为 1.4 mm。由于逻辑至存储器的连接很短，Spansion 用此概念提供一个可满足 133 MHz DDR 内存高速信号需求的解决方案。
    
    INFINEON 在一系列产品中使用了堆叠式内存芯片，包括高密度系统内存。该公司还展示了一种无需中间“凸点”和再流焊，即可完成芯片直接倒装互连的先进技术。
    
    Sharp 公司最近也推出了一项用于构建堆叠式芯片封装的技术变革。以前，Sharp 公司用比较标准的技术，将一个封装内所有芯片的接线移至单一的基板上，基板提供与外部环境（系统印制电路板）的互连。现在，它增加了一种倒装复杂芯片（如一片微处理器）的功能，即将芯片倒装于基板上，基板提供该芯片以及其上安装的另外载体上的芯片堆的复杂互连路径（图 4）。再流焊技术将新的基板作为元器件焊在印制电路板上。这个看似微小的改变却对数码相机这类应用影响很大。该公司称，早期设计需要单独印脚的 DSP 芯片，以及单独堆叠的内存器件。另外还需要为图像传感器留出空间，因而不得不采用两块印制电路板。当 DSP 和内存堆占据相同的印脚时，设计师就可以去掉一块印制电路板。
    
    
    
    可以用于设计一个多芯片封装的资源从来没有像现在这么多，这么丰富，但反过来看，如果你只是简单地采购一款用这种方法构建的器件，是否有必要了解它的制造过程？很多情况下没有这个必要，你可以把它看作另一个元器件。但再流焊问题是一个例外，如果供应商是用多次再流焊构建出部件，那么将它装配到印制电路板上时，可以使用的温度是有限制的。但是，有些最新的芯片连接技术解决了这个问题：它们不是采用简单的焊接，而是使用先进的冶金技术，实际是将芯片熔接在一起。如果你在一个封装内有非常复杂的芯片堆叠结构，则可能需要注意一次被驱动的堆叠有几层，这显然是考虑到热的问题。
    
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    LINEAR 技术公司介入电源模块争论
    
    LINEAR 技术公司宣布了一个新的电源模块系列产品，标志着该公司从一个 IC 解决方案供应商的传统市场进入了一个新天地。LINEAR 技术公司电源业务部门副总裁兼总经理 Don Paulus 解释说：“我们希望扩展我们的客户群，如那些没有专业知识或没有时间投资开发高性能DC/DC转换器的公司，这是一个相当大的挑战，特别是对 LTM4600 所处的大电流水平。” LTM4600是首先推出的新型mModules系列，它将一个10A的降压转换器装入一个15×15×2.8mm的基板栅格阵列（LGA）封装内，它以IC同样的方式支持自动装配（图A）。Paulus指出，这种符合RoHS要求的小型封装可以使设计师将DC/DC转换功能放进原本无用的空间，例如印制电路板的背面。它的矮形以及多球连接可将结点至电路板的热阻限制在15℃/W（四层印制电路板），典型情况下，该封装可以在无散热片或强制气流下耗散 3W功率，而结点温度仍保持在125℃的安全范围内。
    
    
    
    LTM4600 采用了 LINEAR 技术公司自己的 DMOS 技术，对 FET 导通电阻与栅极电荷作了均衡优化，它集成了电源开关、栅极驱动器、补偿转换器电感，以及输入、输出旁路电容器。一只电阻器可将输出电压设置在 0.6 V 至 5V 范围内，并用一个优选电容器调整模块的软起动特性。一般无需为系统的正常实现补充额外的大容量电容器。LTM4600 可以接受非常宽的输入电压，EV 后缀型从 4.5V 至 20V，HVEV 版则可达到 28V，而这一功率范围内大多数模块都有 6V 的限制。20V 输入能力适合用于大多数配电 12V的中间总线架构，而 28V型则适用于工业标准的 24V 级别。
    
    LTM4600效率可高达92%，电流模式架构运行在 800kHz频率下，以获得最大的瞬态响应。用12V输入电压测量， 输出1.2V电压时，效率为80%，在25ms内完成一个10% － 90% － 10%的负载步进稳定过程。Paulus 指出电流模式设计可以保证每个周期的限流保护和短路保护，因此无需保险丝。亦可以方便地并联两支 LTM4600，获得 20A 电流。
    
    Paulus 强调，可靠性是重要的设计要求：“FIT 率表示每百万工作小时出现 1 次故障事件的水平，LTM4600 的可靠性比其竞争对手 DC/DC 转换器高 10~15 倍，接近单片 IC 的可靠性。”LTM4600EV 已可供货，价格为每千片单价 16.50 美元，HVEV 版则为 19.50 美元。

系统分类: 消费电子   |   用户分类: 工程技术   |   来源: 转贴   |   【推荐给朋友】   |   【添加到收藏夹】

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