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VHDL中的条件信号赋值

VHDL中有一个语句叫做条件信号赋值，英文叫conditional signal assignment, 是一个并行赋值语句。如果用的好的话可以使得代码显得更加简练。下面举一个例子来说其用法。例如下面的语句：

                      Q <= D when Enable = '1' else C;

有一个赋值表达式后面跟一个或者多个条件分支组成。

值得一提的是任何条件信号赋值都可以转化成为相对应的process语句。上面的一行程序可以用下面的代码替代。从这个例子也可以看出，条件信号赋值语句有时可以简化代码。

process(D, Enable)
begin
   if Enable=‘1’ then
       Q <= D;
   else
       Q <= C;
   end if;
end process;

系统分类: CPLD/FPGA   |   用户分类: FPGA设计   |   来源: 原创   |   【推荐给朋友】   |   【添加到收藏夹】