zh-cnGoodspeed Rss10Mon, 13 Oct 2008 08:06:31 GMTTue, 22 Apr 2008 21:59:49 GMThttp://blog.ednchina.com/wilzhang/108555/message.aspx最近遇到一个时钟选择的问题，即有两个输入时钟和一个控制信号，根据控制信号输出一个时钟。如何使得输出的时钟没有毛刺？ 在Xilinx的FPGA中，可以使用BUFGMUX来实现，即使控制信号不同步，BUFGMUX也能保证输出的时钟没有毛刺。 Altera的FPGA没有Glitch Free的Mux，用户http://blog.ednchina.com/wilzhang/108555/message.aspxwilzhangTue, 22 Apr 2008 21:59:09 GMThttp://blog.ednchina.com/wilzhang/108554/message.aspx上次的分析还剩下一点点尾巴，就是寻找直接形式滤波器Xilinx V5比Altera S3快的原因。 在对直接形式的滤波器做比较时，发现Xilinx的V5比Altera的S3要快一些，时序分析报告显示关键路径在乘完之后的求和运算。我单独把求和运算做了分析，下面是得到的结果。奇怪的是这种情况下Xilinhttp://blog.ednchina.com/wilzhang/108554/message.aspxwilzhangTue, 22 Apr 2008 21:58:35 GMThttp://blog.ednchina.com/wilzhang/108553/message.aspx为了能够更好的理解造成这些差异的原因，下面对两个公司的FPGA做进一步的分析。首先，作者对32 bit的加法在两个FPGA进行编译，比较两者的速度。 表1 32-bit加法器速度 FPGA PlatformFPGA TypeSpeed (MHz)Speed (MHz)FPGA TypeFPGA Plhttp://blog.ednchina.com/wilzhang/108553/message.aspxwilzhangTue, 22 Apr 2008 21:57:46 GMThttp://blog.ednchina.com/wilzhang/108552/message.aspx一开始没想到这个比较会得到大家的关注，纯粹是出于自己的兴趣。两个厂商都会宣称自己某一方面比对方好，到底是谁的更好呢？这肯定是个仁者见仁，智者见智的问题。最近这段时间比较忙，项目到了比较关键的阶段，加上其他一些杂七杂八的事情，很难有比较完整的时间坐下来完成报告，直到今天才基本把一些文档整理完。在整理的http://blog.ednchina.com/wilzhang/108552/message.aspxwilzhangTue, 22 Apr 2008 21:55:28 GMThttp://blog.ednchina.com/wilzhang/108551/message.aspx大家知道，高端的FPGA中都有为数不少的DSP块，里边主要包括一些18X18的乘法器，以及加法器等单元，相邻的DSP往往可以通过专用的连线互连，从而实现滤波器的级联设计，提高滤波器的运行速度。Xilinx和Altera的DSP块有所差别，Xilinx的DSP模块可以做18X18乘法，18X18乘累加http://blog.ednchina.com/wilzhang/108551/message.aspxwilzhangTue, 22 Apr 2008 21:52:20 GMThttp://blog.ednchina.com/wilzhang/108550/message.aspx随着FPGA在信号处理领域应用越来越广泛, 其内部的DSP资源越来越受到了开发者的重视. 本文对Xilinx和Altera FPGA的固定乘法器(DSP)做一个比较深入的分析, 以对今后的设计提供参考. 首先, Xilinx和Altera的FPGA DSP功能基本相同, 两者基本上可以实现相近的功http://blog.ednchina.com/wilzhang/108550/message.aspxwilzhangThu, 27 Mar 2008 17:48:34 GMThttp://blog.ednchina.com/wilzhang/98465/message.aspxIf 和case语句是VHDL里边两个非常重要的语句，如何用好她们来描述逻辑电路和时序电路是学会VHDL编程重要的一步。if 和 case语句有一定的相关性，也有一定的区别。相同的地方是他们可以实现几乎一样的功能。下面主要介绍一下她们之间的区别。 If 语句每个分支之间是有优先级的，综合得到的电路是http://blog.ednchina.com/wilzhang/98465/message.aspxwilzhangThu, 27 Mar 2008 17:47:16 GMThttp://blog.ednchina.com/wilzhang/98463/message.aspxVHDL中有一个语句叫做条件信号赋值，英文叫conditional signal assignment, 是一个并行赋值语句。如果用的好的话可以使得代码显得更加简练。下面举一个例子来说其用法。例如下面的语句： Q <= D when Enable = '1' else C; 有一个赋值表达式后http://blog.ednchina.com/wilzhang/98463/message.aspxwilzhangThu, 27 Mar 2008 17:43:58 GMThttp://blog.ednchina.com/wilzhang/98460/message.aspx一个多月前听了一个有关自主创新和国际竞争力的报告，是科技部的一个司长做的报告，非常精彩，一直想写一篇相关的博文，拖到今天才有时间来完成这篇文章。 报告是科技部政体司的一个司长做的，他首先从世界不是“平”的谈起，介绍了国家与国家之间的关系并不平等，进而举了许多国家发展过程中的案例，讲自主创新对于一个http://blog.ednchina.com/wilzhang/98460/message.aspxwilzhangThu, 27 Mar 2008 17:42:06 GMThttp://blog.ednchina.com/wilzhang/98458/message.aspx中星微电子董事长邓中翰(John Deng)在Nasdaq上市的时候说过这样一段话，以前大家都讲Made in China，Made也是MAnufactured 和 DEveloped两个单词的首字母的缩写，Made in China可以有这样的解释，MAnufactured and DEvelophttp://blog.ednchina.com/wilzhang/98458/message.aspxwilzhang