数字电路设计中的亚稳态及其解决方法

      亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

1．亚稳态发生的原因 

在同步系统中，如果触发器的setup time / hold time不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端D的值。这段之间成为决断时间
（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是究竟是0还是1，这是随机的，与输入没有必然的关系。

2．亚稳态的危害 

由于输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值，因此亚稳态除了导致逻辑误判之外，输出0～1之间的中间电压值还会使下一级产生亚稳态（即导致亚稳态的传播）。 逻辑误判有可能通过电路的特殊设计减轻危害（如异步FIFO中Gray码计数器
的作用），而亚稳态的传播则扩大了故障面，难以处理。 

3．亚稳态的解决办法

只要系统中有异步元件，亚稳态就是无法避免的，因此设计的电路首先要减少亚稳态导致错误的发生，其次要使系统对产生的错误不敏感。前者要*同步来实现，而后者根据不同的设计应用有不同的处理办法。用同步来减少亚稳态发生机会的典型电路如图1所示。
      左边为异步输入端，经过两级触发器同步，在右边的输出将是同步的，而且该输出基本不存在亚稳态。其原理是即使第一个触发器的输出端存在亚稳态，经过一个CLK周期后，第二个触发器D端的电平仍未稳定的概率非常小，因此第二个触发器Q端基本不会
产生亚稳态。注意，这里说的是“基本”，也就是无法“根除”，那么如果第二个触发器Q出现了亚稳态会有什么后果呢？后果的严重程度是有你的设计决定的，如果系统对产生的错误不敏感，那么系统可能正常工作，或者经过短暂的异常之后可以恢复正常工作
，例如设计异步FIFO时使用格雷码计数器当读写地址的指针就是处于这方面的考虑。如果设计上没有考虑如何降低系统对亚稳态的敏感程度，那么一旦出现亚稳态，系统可能就崩溃了。 

4．亚稳态与系统可行性

使用同步电路以后，亚稳态仍然有发生的可能，与此相连的是MTBF（Mean Time Between Failure），亚稳态的发生概率与时钟频率无关，但是MTBF与时钟有密切关系。有文章提供了一个例子，某一系统在20MHz时钟下工作时，MTBF约为50年，但是时钟频率提高到
40MHz时，MTBF只有1分钟！可见降低时钟频率可以大大减小亚稳态导致系统错误的出现，其原因在于，提供较长的resolution time可减小亚稳态传递到下一级的机会，提高系统的MTBF。

什么是亚稳态？

      数字电路中的简单双稳态电路就是两个反相器首尾相连组成（加一些控制逻辑变成了锁存器，触发器），然而并不像名字显示的，这种电路其实还有第三种半稳定态——就是当两个反相器都处于中间值得情况——这称之为亚稳态。我们知道反相器在非逻辑值范围的反馈系数是相当大的，一旦因为干扰或者噪音离开了这个中心点，就会很快地进入逻辑值范围（稳态）。数学分析，从亚稳态进入稳态，正如放射元素的衰变，是一个指数的规律（为什么是指数的规律？你要是想不明白，说明你还没有搞明白亚稳态）。那么，亚稳态的危害到底是什么呢？消耗功率；），其实不是（虽然亚稳态消耗很大的功率），亚稳态的问题在于其电平并不处于有效逻辑电平范围内，而且在变化。这就导致与其相连其他数字部件将其作出不同的判断（注意，不同），有的作为'1',有的作为'0'，有的也进入了亚稳态，数字部件就会逻辑混乱。

      那么究竟如何避免（或者减小)亚稳态的危险呢？注意到亚稳态的触发器继续停留在亚稳态的几率按照指数减少，那么办法就是等——等足够长的时间，直到这个几率变得小的实际上不会发生。到底需要有多长呢？有的厂商有一个数据，有的没有，按照普通的做法，至少等一个时钟周期——这也就是所谓的异步数据要用两个触发器打一下。这一段有点糊涂，不容易说明白，你看了要是觉得云里雾里，不知所云，那们你只有找一本书学习了；要是觉得作者表达不清，那么恭喜你，面试通过了的几率增加了。关于这个问
题有很多糊涂的认识，要是你的主考官和你争论，你就顺着他的意思，毕竟没有人想找一个管教不了的手下。

异步FIFO 

       异步FIFO是跨时钟域设计方法的集中体现，体现了很多的方法。不过，其中最重要的有两点，一个就是亚稳态，一个就是和亚稳态类似但不相同的——多个控制/状态信号的跨时钟传递。具体地说，就是当你把一组信号传递到另外一个时钟域的话，这一组信号可
能因为延迟不同，这样到达新时钟域之后，得到的数据相差一个老时钟域的时钟周期。兴好，对于FIFO，需要传递的是一个计数器，这个计数器可以编码成格雷码（gray code），这样的编码每次只变化一个位，正好解决了上面的问题。注意，这里其实还对格雷码的相对延迟和相关的时钟周期有一个要求。这就是异步FIFO中最关键的一点，至于指针如何控制，稍微考虑一下都很容易清楚。

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贴片电感和贴片磁珠的区别

贴片电感和贴片磁珠的区别

       电感是储能元件，而磁珠是能量转换（消耗）器件。电感多用于电源滤波回路，侧重于抑止传导性干扰；磁珠多用于信号回路，主要用于EMI方面。磁珠用来吸收超高频信号，象一些RF电路，PLL，振荡电路，含超高频存储器电路（DDR, SDRAM ,AMBUS等）都需要在电源输入部分加磁珠，而电感是一种储能元件，用在LC振荡电路、中低频的滤波电路等，其应用频率范围很少超过50MHz。

       1.片式电感：在电子设备的 PCB 板电路中会大量使用感性元件和EMI滤波器元件。这些元件包括片式电感和片式磁珠，以下就这两种器件的特点进行描述并分析他们的普通应用场合以及特殊应用场合。表面贴装元件的好处在于小的封装尺寸和能够满足实际空间的要求。除了阻抗值，载流能力以及其他类似物理特性不同外，通孔接插件和表面贴装器件的其他性能特点基本相同。在需要使用片式电感的场合，要求电感实现以下两个基本功能：电路谐振和扼流电抗。谐振电路包括谐振发生电路，振荡电路，时钟电路，脉冲电路，波形发生电路等等。谐振电路还包括高Q带通滤波器电路。要使电路产生谐振，必须有电容和电感同时存在于电路中。在电感的两端存在寄生电容，这是由于器件两个电极之间的铁氧体本体相当于电容介质而产生的。在谐振电路中，电感必须具有高Q，窄的电感偏差，稳定的温度系数，才能达到谐振电路窄带，低的频率温度漂移的要求。高Q电路具有尖锐的谐振峰值。窄的电感偏置保证谐振频率偏差尽量小。稳定的温度系数保证谐振频率具有稳定的温度变化特性。标准的径向引出电感和轴向引出电感以及片式电感的差异仅仅在于封装不一样。电感结构包括介质材料（通常为氧化铝陶瓷材料）上绕制线圈，或者空心线圈以及铁磁性材料上绕制线圈。在功率应用场合，作为扼流圈使用时，电感的主要参数是直流电阻（DCR）,额定电流，和低Q值。当作为滤波器使用时，希望宽的带宽特性，因此，并不需要电感的高Q特性。低的DCR可以保证最小的电压降，DCR定义为元件在没有交流信号下的直流电阻。 

       2.片式磁珠：片式磁珠的功能主要是消除存在于传输线结构（ PCB电路 ）中的RF噪声,RF能量是叠加在直流传输电平上的交流正弦波成分，直流成分是需要的有用信号,而射频RF能量却是无用的电磁干扰沿着线路传输和辐射（EMI）。要消除这些不需要的信号能量，使用片式磁珠扮演高频电阻的角色（衰减器），该器件允许直流信号通过，而滤除交流信号。通常高频信号为30MHz以上，然而，低频信号也会受到片式磁珠的影响。 

     片式磁珠由软磁铁氧体材料组成，构成高体积电阻率的独石结构。涡流损耗同铁氧体材料的电阻率成反比。涡流损耗随信号频率的平方成正比。 使用片式磁珠的好处： 

小型化和轻量化。在 射频 噪声频率范围内具有高阻抗，消除传输线中的电磁干扰。 闭合磁路结构，更好地消除信号的串绕。 极好的磁屏蔽结构。降低直流电阻，以免对有用信号产生过大的衰减。 

     显著的高频特性和阻抗特性（更好的消除 RF 能量）。在高频放大电路中消除寄生振荡。有效的工作在几个MHz到几百MHz的频率范围内。要正确的选择磁珠，必须注意以下几点： 不需要的信号的频率范围为多少。 噪声源是谁。需要多大的噪声衰减。 环境条件是什么（温度，直流电压，结构强度）。 电路和负载阻抗是多少。是否有空间在PCB板上放置磁珠。前三条通过观察厂家提供的阻抗频率曲线就可以判断。在阻抗曲线中三条曲线都非常重要，即电阻，感抗和总阻抗。总阻抗通过ZR22πfL()2+:=fL来描述。典型的阻抗曲线可参见磁珠的DATASHEET。 

     通过这一曲线，选择在希望衰减噪声的频率范围内具有最大阻抗而在低频和直流下信号衰减尽量小的磁珠型号。 片式磁珠在过大的直流电压下，阻抗特性会受到影响，另外，如果工作温升过高，或者外部磁场过大，磁珠的阻抗都会受到不利的影响。 

     使用片式磁珠和片式电感的原因：是使用片式磁珠还是片式电感主要还在于应用。在谐振电路中需要使用片式电感。而需要消除不需要的EMI噪声时，使用片式磁珠是最佳的选择。片式磁珠和片式电感的应用场合： 片式电感：射频（RF）和无线通讯，信息技术设备，雷达检波器，汽车电子，蜂窝电话，寻呼机，音频设备，PDAs（个人数字助理），无线遥控系统以及低压供电模块等。片式磁珠：时钟发生电路，模拟电路和数字电路之间的滤波，I/O输入/输出内部连接器（比如串口，并口，键盘，鼠标，长途电信，本地局域网），射频（RF）电路和易受干扰的逻辑设备之间，供电电路中滤除高频传导干扰，计算机，打印机，录像机（VCRS）,电视系统和手提电话中的EMI噪声抑止。

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RFPCB的九条标准

1）小功率的RF的PCB设计中，主要使用标准的FR4材料（绝缘特性好、材质均匀、介电常数ε=4，10%）。主要使用4层~6层板，在成本非常敏感的情况下可以使用厚度在1mm以下的双面板，要保证反面是一个完整的地层，同时由于双面板的厚度在1mm以上，使得地层和信号层之间的FR4介质较厚，为了使得RF信号线阻抗达到50欧，往往信号走线的宽度在2mm左右，使得板子的空间分布很难控制。对于四层板，一般情况下顶层只走RF信号线，第二层是完整的地，第三层是电源，底层一般走控制RF器件状态的数字信号线（比如设定ADF4360系列PLL的clk、data、LE信号线。）第三层的电源最好不要做成一个连续的平面，而是让各个RF器件的电源走线呈星型分布，最后接于一点。第三层RF器件的电源走线不要和底层的数字线有交叉。

      2）对于一个混合信号的PCB，RF部分和模拟部分应当远离数字数字部分（这个距离通常在2cm以上，至少保证1cm），数字部分的接地应当与RF部分分隔开。严禁使用开关电源直接给RF部分供电。主要在于开关电源的纹波会将RF部分的信号调制。这种调制往往会严重破坏射频信号，导致致命的结果。通常情况下，对于开关电源的输出，可以经过大的扼流圈，以及π滤波器，再经过线性稳压的低噪音LDO（Micrel的MIC5207、MIC5265系列，对于高电压，大功率的RF电路，可以考虑使用 LM1085、LM1083等）得到供给RF电路的电源。

      3）RF的PCB中，各个元件应当紧密的排布，确保各个元件之间的连线最短。对于ADF4360-7的电路，在pin-9、pin-10引脚上的VCO电感与ADF4360芯片间的距离要尽可能的短，保证电感与芯片间的连线带来的分布串联电感最小。对于板子上的各个RF器件的地（GND）引脚，包括电阻、电容、电感与地（GND）相接的引脚，应当在离引脚尽可能近的地方打过孔与地层（第二层）连通。

      4）在选择在高频环境下工作元器件时，尽可能使用表贴器件。这是因为表贴元件一般体积小，元件的引脚很短。这样可以尽可能减少元件引脚和元件内部走线带来的附加参数的影响。尤其是分立的电阻、电容、电感元件，使用较小的封装（0603\0402）对提高电路的稳定性、一致性是非常有帮助的；

      5）在高频环境下工作的有源器件，往往有一个以上的电源引脚，这个时候一定要注意在每个电源的引脚附近（1mm左右）设置单独的去偶电容，容值在100nF左右。在电路板空间允许的情况下，建议每个引脚使用两个去偶电容，容值分别为1nF和100nF。一般使用材质为X5R或者X7R的陶瓷电容。对于同一个RF有源器件，不同的电源引脚可能为这个器件（芯片）中不同的官能部分供电，而芯片中的各个官能部分可能工作在不同的频率上。比如ADF4360有三个电源引脚，分别为片内的VCO、PFD以及数字部分供电。这三个部分实现了完全不同的功能，工作频率也不一样。一旦数字部分低频率的噪音通过电源走线传到了VCO部分，那么VCO输出频率则可能被这个噪音调制，出现难以消除的杂散。为了防止这样的情况出现，在有源RF器件的每个官能部分的供电引脚除了使用单独的去偶电容外，还必须经过一个电感磁珠（10uH左右）再连到一起。这种设计对于那些包含了LO缓冲放大和RF缓冲放大的有源混频器LO-RF、LO-IF的隔离性能的提升是非常有利的。

      6）对于PCB上RF信号的馈入、馈出，一定要使用专门的RF同轴连接器。其中最为常用的是SMA型的连接器。对于SMA的连接器而言，又分为直插式的和微带式的。对于频率在3GHz以下的信号，而且信号的功率不大，并且我们不计较微弱的插损，则完全可以使用直插式的SMA连接器。如果信号的频率进一步提高，则我们需要慎重选择RF连接线材以及RF的连接器。此时直插式的SMA连接器由于其结构（主要是拐弯）可能会导致比较大的信号插损。此时可以使用质量较好（关键在于连接器所使用了PTFE绝缘子材料）的微带SMA连接器来解决问题。同样如果你的频率不高，但是苛求插损、功率等方面的指标，同样可以考虑微带 SMA连接器。另外小型的RF连接器还有SMB、SMC等型号，对于SMB连接器而言，一般这一类连接器只支持2GHz以下的信号传输，而且SMB连接器采用的卡扣结构在高振动场合会出现“闪断”的情况。所以在选择SMB连接器时要慎重考虑。多数的RF连接器都有500次插拔限制，插拔过于频繁可能永久损坏连接器，所以在调试RF电路的时候就不要把RF连接器当螺丝拧着玩了。由于SMB的PCB座的部分是针式结构（公），所以频繁插拔对焊在PCB一端的连接器损耗相对较小，降低了维修的难度，所以在这样的情况下SMB连接器也是一种不错的选择。另外对于那些对空间要求极高的场合，还有GDR一类的微型连接器供选择。对于那些阻抗即便不是50欧、低频率、小信号、精密直流等模拟信号或者数字部分的高频时钟、低抖动时钟、高速串行信号等数字信号都可以使用 SMA作为馈出馈入的连接器。

      7）在设计RF PCB的时候，对于RF信号的走线的宽度是有严格的规定的。设计的时候要根据PCB的厚度和介电常数需要严格计算、仿真走线在对应的频点上的阻抗，以确保其为50欧（CATV的标准为75欧）。然而，并不是时时刻刻我们都需要严格的阻抗匹配，在某些情况下，较小的阻抗失配可能无关大碍（比如40欧~60 欧）；而且，即便你对板子的仿真是基于理想情况下做的，实际交给PCB厂生产的时候，厂商所使用的工艺会导致板子的实际阻抗和仿真结果相差千里。所以对于小信号RF PCB的阻抗匹配这样的问题，我的建议是：Step-1: 和PCB厂适当沟通，获得对应厚度、对用层数的板子50欧走线的宽度范围；Step-2: 在这个宽度范围内选择一个合适的宽度统一应用在所有50欧的RF信号线上；Step-3: 在PCB 交付生产的时候，在Script上注明所有这个宽度的线做50欧阻抗匹配。此时就不需要啰里八嗦的指出一大堆需要做阻抗匹配的线了（而对于PCB生产厂而言，他们会在你所设计的PCB外延以拼版的形势制作一个阻抗条，在出厂的时候测试一个阻抗条上的一个对应宽度的样本走线的阻抗来大致确定板子上同样宽度走线的阻抗。最后这个阻抗条被PCB厂切下并回收，而不会被你看到）。而不同的频率，同一宽度的线所表现出的阻抗会略有不同，但是这个差别一般在10%以内。当然你也可以编写一个很复杂的阻抗设定脚本，让纸板厂根据他们的工艺微调不同频率上工作的走线的宽度使得其阻抗被严格的设定为50欧，然后要求PCB 厂对每一根线做筛选。这样做导致成本呈对数上升，而且会产生大量的废品率；而且在这样的PCB实装完毕后由于焊锡分布以及RF元件自身的因素仍然会导致阻抗的偏差。这样的情况是极为少见的，因为即便是精密的RF测试测量仪器，RF小信号的走线阻抗的微弱失配（5%以内）带来的误差可以很轻易的被软件校正；而对于相对粗糙的通信机而言，就更不必在意那5%的差别了。但我要强调的是，对于LNA（低噪放）和PA（功放）部分的RF电路而言，RF走线的阻抗问题则非常敏感，但所幸的是无论是LNA电路还是PA电路，走线上的频率一定是一样的，而且走线数量少（无非也就输入和输出两个节点）。此时我建议在敏感场合，LNA和PA单独做板，使用介质介电常数分布均匀的高品质RF专用的PCB板材（Rogers/Arlon/Taconics），在RF信号线部分不使用阻焊油（也称绿油），避免阻焊带来阻抗的漂移；并且要求PCB制板厂提供阻抗测试报告。因为LNA电路的输入部分本身的信号功率已经非常小（-150dBm以下），阻抗失配带来的插损进一步降低了宝贵的信号强度；对于PA电路而言，由于其工作在很高的功率，阻抗失配带来的插损可以消耗很大的能量（比较一下，插损同为1dB：10dBm信号衰减为9dBm 和50dBm衰减为49dBm所消耗的能量的差别，呵呵，后者可以产生20W的热量）在一些功率上千瓦的PA中，1dB的插损可能带来火光四溅的效果，呵呵。

      8）对于那些在PCB上实现那些在ADS、 HFSS等仿真工具里面仿真生成的RF微带电路，尤其是那些定向耦合器、滤波器（PA的窄带滤波器）、微带谐振腔（比如你在设计VCO）、阻抗匹配网络等等，则一定要好好的与PCB厂沟通，使用厚度、介电常数等指标严格和仿真时所使用的指标一致的板材。最好的解决办法是自己找微波PCB板材的代理商购买对应的板材，然后委托PCB厂加工。

      9）在RF电路中，我们往往会用到晶体振荡器作为频标，这种晶振可能是TCXO、OCXO或者普通的晶振。对于这样的晶振电路一定要远离数字部分，而且使用专门的低噪音供电系统。而更重要的是晶振可能随着环境温度的变化产生频率飘移，对于TCXO和OCXO而言，仍然会出现这样的情况，只是程度小了一些�