ATM流量控制器IP核的设计和实现

作者：高亮，邱智亮

0 引言
　　
ATM异步传递方式是建立在电路交换和分组交换基础上的一种面向连接的快速分组交换技术，它采用定长分组作为传输和交换的单位，并具有端到端QOS保证、完善的流量控制和拥塞控制，以及较好的技术综合能力等优势，这些都是目前的IP技术所不及的。和传统的STM电路相比，ATM技术对数据交换中猝发分组的适应能力和传输线路的利用率都是很高的。虽然，由于灵活性和价格的原因，ATM技术没有获得预期的成功，但其流量控制机制对当前变长分组骨干网的流量控制还是具有重要的参考价值，所以有必要对ATM的流量控制及其实现方式进行深入的研究。
　　
IP核是一段具有特定电路功能的硬件描述语言代码，该程序与集成电路工艺无关，因而可以移植到不同的半导体工艺中去生产集成电路芯片。随着CPLD／FPGA的规模越来越大，设计越来越复杂，使用IP核是一个趋势。
　　
本文研究了ATM流量控制的原理，并给出了一种IP核的实现方法，该IP核不仅可以用于独立芯片，还可以作为系统的一个子模块直接调用。
　　
1 ATM流量特性分析
　　
由于ATM支持的业务范围很广，各种业务对网络传输的要求也大不相同，所以需要对不同的业务进行管理。当用户建立连接时都必须与网络达成一个合约，并在通信过程中要受该合约的约束，同时网络按合约提供相应的服务，具体的业务特性参数描述如下：
　　
(1)峰值信元速率(PCR)表示用户可以发送信元的最大瞬时速率；
(2)持续信元速率(SCR)表示一段时间内的平均信元速率。但SCR并不是任意一段时间内的平均信元速率。它是一个ATM连接上的平均信元速率的上限值；
(3)最大突发长度(MBS)指的是以峰值信元速率能够连续发送的最大信元数目；
(4)最小信元速率(MCR)则是用户可接受的最小信元传送速率。
　　
而后，ATM论坛又按照用户要求的比特率特点将业务划分为以下几种主要的类型：
　　
(1)恒定比特率(CBR)
　　
用户要求固定带宽的连接，带宽大小由PCR说明。该类服务对CDVT有严格要求，适用于实时应用，如话音和视频信号传输等。
　　
(2)变比特率(VBR)
　　
在连接期间的带宽要求随时间变化，其带宽值用PCR、SCR、MBS表征，适用于突发的数据传输。
　　
(3)不指明比特率(UBR)
　　
支持非实时业务，如文件传送和电子邮件。UBR用PCR来表征，但网络只是以“最大努力”来传送这类业务。

(4)可用比特率(ABR)
　　
ABR不适用于实时应用，但它要求保持较低的信元丢失率。当连接建立时，系统将以PCR和MCR分别指明最大需求带宽和最小可用带宽。而当连接建立后，系统则将根据网络当前负载情况的反馈信息来调整发送速率，但不能小于MCR。该类常用于信令的传输。具体的流量类型和参数见表1所列。


　　
2 ATM流量控制器的原理和设计
　　
实际应用中最常见的两种业务模式是CBR和VBR，它们分别对应着当前通信传输的语音和数据业务。针对ATM的流量算法为GCRA(一般信元速率算法)。该算法可采用公式GCRA (I，L)来描述。其中I是时间增量，表示相对当前时刻的下一个信元到达时间间隔的理论值(期望值)。L是信元时延偏差容限，表示相对期望值的下一信元可以提前到达的最大容忍范围。对应于双漏桶算法，它可以表示为第一级漏桶处理PCR，相应模型为GCRA1 (1／PCR，CDVT)。第二级漏桶处理SCR的相应模型为GCRA2 (1／SCR，BT+CDVT)，根据ATM论坛规定，PCR是必须的，而SCR是可选的。如果其中的L的值较大，则将增大数据的突发程度。第一级漏桶的监控是针对单个信元的，经过第一级漏桶的平均速率可以得到控制，但是突发性还是没有得到控制。第二级漏桶是以监控若干个信元为目的，它对突发性有良好的监控和抑制作用。对于CBR型的流量，只需要第一级漏桶，因为它没有数据突发的概念，而对于VBR业务类型，第二级漏桶也是需要的，因为它有数据突发可能，所以要对它进行监控。其两级漏桶算法的示意图如图1所示。


　　
由此可见，ATM的流量控制技术是较为复杂的，而且也是其精髓之所在。在参考各种资料的基础上，本文提出了一种流控的调度算法。这种调度算法是基于各个UTOPIA的PHY接口实现的。每个PHY的接口上可能存在多种流量类型(如CBR，VBR等)。该算法可根据每个PHY的流量类型来设置相应的多个调度表，每个表代表一种流量类型(如CBR，VBR等)。每个表由多个时隙槽组成，每个时隙槽中有多个要请求发送的ATM连接，每个时隙槽中的连接容量定义为cell per slot(CPS)。每个表由两个指针组成，分别为实时指针RP和服务指针SP，其中RP在每经过CPS个CELL发送时间后将移动到下一个时隙槽，而SP则要等到某个时隙槽没有等待发送的CELL时才能往下移动。如果一个连接在本时隙槽发送完后接着被调度到下个时隙槽发送，那么，此时将达到连接的最大比特速率为：
　　
链接的最大速率=PHY端口的线速／CPS
　　
同理，某连接的最小速率就表示在每次表的轮询过程中只被调度一次，其可以表示为：
　　
最小比特速率=PHY端口的线速／((时隙数-1)×CPS)
　　
假设PHY0的调度表的初始状态如图2左上角的图形所示，其中CPS=2，有8个时隙(timeslot)，PHY0共有两个流量类型，那么，将有两个优先级的调度表，分别是CBR和UBR业务类型，显然CBR业务类型的优先级高于UBR。调度表中的空白表示该时隙没有连接，连接1、2被安排在时隙B发送，连接3在时隙C，连接4、5、6在时隙D。CBR和UBR都是PCR通信类型，它们可根据参数PCR来进行调度。对于连接1、2，PCR=1／2MaxPCR；对于连接3，PCR=1／3MaxPCR；对于连接4、5、6，PCR=1／4MaxPCR。开始时，服务指针和实时指针都指向时隙A。从图2可以看到PHY0的整个调度过程。第一次调度时，两个调度表的当前时隙(时隙A)均没有CELL；第二次调度时，调度表中仍没有连接，实时指针指向下一个时隙(时隙B)；第三次调度时，CBR调度表的时隙B中有连接2和1，先调度2发送，然后为连接2重新安排调度，由于连接2的PCR=1／2MaxPCR，所以将2写入时隙D；第四次调度时，连接1的处理类似；第五次调度时，调度连接3，其下次调度安排在时隙F；第六次调度时。CBR和UBR调度表的当前时隙(时隙C)中都没有连接，实时指针指向时隙D；第七次调度时，CBR和UBR调度表的时隙D中均有连接，由于CBR优先级高．故从CBR调度表中读取连接1；第八次调度时，连接2被调度，实时指针指向时隙E，注意到此时由于UBR的连接未被调度，所以SP的指针就指在了那里：第九次调度时，CBR调度表的时隙E中没有连接，而UBR的时隙D有3个连接要求调度，这时从UBR调度表中调度连接4，调度完后根据流量参数将连接4写入时隙H；第十次调度时，调度连接5，然后将连接5写入时隙H同时实时指针下移，但是，因为还有连接6没有被调度，所以服务指针还在D处。其余的调度可以以此类推。


　　
3 功能仿真及验证
　　
该ATM流量控制器可采用硬件描述语言Verilog HDL进行描述。图3所示是在ModelSim软件环境中进行功能仿真的相应仿真结果。


　　
在图3所示的PHY0调度功能仿真结果中，CLK是工作时钟，reset是复位信号，S_Req是调度请求信号(S_Req有效时进行调度)，clr_S是调度请求清除信号，PHY是选中的物理设备的地址(即要进行调度的物理设备地址)，chn是调度到的ATM的连接号。APCLC是当前调度到的连接所连接的下一个连接号，PCR是峰值信元速率对应的时隙调度速率，CPS是每个时隙发送的信元数，CPS_CNT是信元计数，ATY是ATM通信类型指示(00表示PCR通信类型)。本设计中的CBR和UBR都是PCR通信类型，所以ATT均为00。从仿真结果可以看出，调度到的连接号依次为0、0、2、1、3、0、1、2、4、5、2、1、3、6、1、2…，可见，与上面调度算法的分析结果一致。
　　
4 结束语
　　
本文主要研究了在FPGA上利用VerilogHDL实现ATM流量控制的方法，提出了一种较为实用的算法机制，并在此基础上给出了对应的IP核设计。通过对其进行的功能仿真结果表明，该算法运行良好且高效，可以满足实际系统的需要。

宽带服务体系结构

宽带服务体系结构

当提到宽带网络环境的不同组成部分时，这是一个经常用到的模型。在这一模型中，用户端的远程DSL服务被称为网络的CPE部分。DSL接入多路复用器（DSLAM）以及其他通常出现在中央机房中的Layer 2设备构成了网络的网络接入供应商（NAP）部分。接入网络本身以及其他的Layer 3设备构成了该体系结构中被称为网络服务供应商（NSP）的那一部分。这一简单的体系结构是大多数宽带部署的基础。

集中设备通常出现在NAP部分。这种设备的物理位置可以是在DSLAM旁，也可以通过WAN桥接连接起来，它为NSP网络（通常是ATM）到中央机房的连接提供隧道或路由选择服务。集中器的任务是将所有的PPP或桥接连接集中在一起，并提供通往NSP网络的隧道和路由选择服务。

宽带封装基础

IP可以被直接送往ATM，或在被送往ATM之前使用PPP或以太网这样的协议对其进行处理。一种流行的作法是在将数据送往ATM之前同时使用这两种协议对其进行处理，这被称为以太网PPP。

CPE 使用的连接类型，或PPPoE使用的客户机软件，必须与集中器中使用的类型一致，这样连接才能正常工作。因此用户不能选择所使用的连接类型，它必须由服务供应商指定。在ATM中安装TCP/IP的主要选择是：

1. PPPoA：TCP/IP--PPP--ATM（在RFC2364中定义）
2. PPPoE：TCP/IP--PPP--以太网--ATM（在Informational RFC2516中定义）
3. ATM IP：TCP/IP--ATM（通常被称为RFC1483R）
4. ATM以太网：TCP/IP--以太网--ATM（通常被称为RFC1483B）
5. 路由器桥接封装（RBE）：允许忽略网桥头信息而对RFC1483B帧进行路由选择

PPP经常被用于宽带连接，因为它包含了身份验证（用户名/密码检查）功能，可以确定用户的身份，并允许ISP进行相应的使用计量和收费。

QuestaSim安装完毕。环境基本搭建完毕。

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[VHDL+Verilog]良好的代码编写风格（二十五条）（转贴自ACTEL论坛）

良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：
（1） 对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；
（2） 使用有意义的信号名、端口名、函数名和参数名；
（3） 信号名长度不要太长；
（4） 对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；
（5） 对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字；
（6） 对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效；
（7） 对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n；
（8） 当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示；
（9） 尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等；
（10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；
（11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂；
（12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；
（13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力；
（14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字；
（15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：
输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals；

（16）在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误；
（17）如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性；
（18）尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数；
（19）对一些重要的always 语句块定义一个有意义的标号，这样有助于调试。注意标号名不要与信号名、变量名重复；
（20）代码编写时的数据类型只使用IEEE 定义的标准类型，在VHDL 语言中，设计者可以定义新的类型和子类型，但是所有这些都必须基于IEEE 的标准；
（21）在设计中不要直接使用数字，作为例外，可以使用0 和1。建议采用参数定义代替直接的数字。同时，在定义常量时，如果一个常量依赖于另一个常量，建议在定义该常量时用表达式表示出这种关系；
（22）不要在源代码中使用嵌入式的dc_shell 综合命令。这是因为其他的综合工具并不认得这些隐含命令，从而导致错误的或较差的综合结果。即使使用Design Compiler，当综合策略改变时，嵌入式的综合命令也不如放到批处理综合文件中易于维护。这个规则有一个例外的综合命令，即编译开关的打开和关闭可以嵌入到代码中；
（23）在设计中避免实例化具体的门级电路。门级电路可读性差，且难于理解和维护，如果使用特定工艺的门电路，设计将变得不可移植。如果必须实例化门电路，我们建议采用独立于工艺库的门电路，如SYNOPSYS 公司提供的GTECH 库包含了高质量的常用的门级电路；
（24）避免冗长的逻辑和子表达式；
（25）避免采用内部三态电路，建议用多路选择电路代替内部三态电路。

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基于FPGA的并行CRC的研究

  相信在的系统中CRC校验已经是个司空见惯的设计。

本文总结了CRC的常规设计思路，并提供给各位同僚一个绝佳的并行CRC在线生成的工具。方便生成任意的CRC校验的Verilog 和VHDL源代码。http://www.easics.com/webtools/crctool。

在这里CRC的原理就不再赘述了。不同于软件上的CRC校验，软件上一般采用查表的方法来进行CRC的校验。硬件上当然可以采用查表的方法来实现CRC的校验，缺点有两个：1占用大量的逻辑资源，2速度没有办法保障。

基于硬件的串行CRC，占用较少的资源即可实现最基本的CRC校验，基本的表达式为  移位和反馈：CRC[N-2:0] <= CRC[N-1:1];  CRC[N] <= f(x)*CRC;其中f(x)为本原多项式。跟M序列的发生逻辑很类似，是一个线形的系统。数据由高位向地位 逐级进入该线形系统，CRC为最低位数据进入系统后的CRC表达式的输出值。由此可以知道，生成一个CRC32_D32的数据需要32个时钟周期。在应用层面上来讲是不能忍受的。

于是下面我们引出并行的CRC校验的逻辑。根据串行的基本表达式 我们联立求解，我们知道他是一个的N*N的一个线形方程，很容易求解得到CRC当前值与上次迭代值的表达式：（表达式不好编辑--见源代码）。由表达式可以很容易实现但周期并行的CRC校验。前面提到了一个在线的并行CRC校验的小工具。目前的工程上应用，很大一部分代来自这个在线的小工具。只要设定一定的参数，就可以生成想要的代码。--未完待续//08-02-25

写给想做IC设计的本科生

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http://www.edacn.net/bbs/?fromuid=164965    Dsp-Builder 7.2 SP2的破解  大家自己下载吧

视频解码之RGB转YUV模块(verilog)

仿真正确。不足请提出

http://www.edacn.net/bbs/?fromuid=164965    摘自--详细请看链接

概念：毛刺、竞争、冒险

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精确到微秒的万年历 FPGA verilog代码

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代码仅仅实现了计时，定时还有起闹，自己设计吧。

代一个朋友写的，与大家分享。。呵呵。。

不错的FPGA设计论坛

http://www.edacn.net/bbs/?fromuid=164965不错的FPGA设计论坛 含金量很高