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tsu : setup time,
定义输入数据讯号在 clock edge 多久前就需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要比 CLK 提前 tsu 时间以前就要准备好,此 flip-flop 就能于某特定之频率下正常工作.
th : hold time,
定义输入数据讯号在 clock edge 后多久内仍需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要在 CLK 正缘触发 th 时间内仍要提供稳定之数据,此 flip-flop 就能于某特定之频率下正常工作.
tco : clock output delay,
定义由 clock latch/trigger 到输出数据有效之最大延迟时间 ;以正缘触发(positive edge trigger)的D flip-flop 来举例就是Q 要在 CLK 正缘触发后至多 tco 时间就会稳定输出.
tpd : propagation delay,
定义由输入脚到输出脚最大延迟时间,一般定义予 combination logic circuit 较适合.
系统分类:
CPLD/FPGA | 用户分类:
设计 | 来源:
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