日志档案

发表于 2007-11-16 19:59:14

1

标签： AES加密  Verilog  FPGA波形仿真输出  

FPGA 10时钟周期AES算法加密数据 Verilog

时钟80M    Fmax =83.69M  芯片等级C8  资源LE5.2K  or  LE 2.1k +  RAM 16 M4k 数据宽度128位

非PipeLine 数据吞吐效率128*80/10 = 1.024Gbits/S

时钟125M    Fmax =126.37M  芯片等级C8  LE 2.7k +  RAM 20 M4k 数据宽度128位  数据延时64时钟周期

PipeLine 数据吞吐效率约128*120/4 = 3.840 Gbits/S

rar非PipeLine 输出结果

系统分类: 通信网络   |   用户分类: 通信   |   来源: 原创   |   【推荐给朋友】

    阅读(971)    回复(1)  

投一票您将和博主都有获奖机会！