日志档案

发表于 2008-1-9 19:42:09

2

标签： DDR  sdram  controller  

DDR SDRAM的接口FPGA程序 Verilog

基于FPGA的DDR接口驱动，目前已经完成状态机的框架：上电初始化的部分已经完成
主要的功能部分尚未编写。主要是读、写、定时刷新。
数据dq、dqs、dm接口尚未设计。

08-1-9
rar源代码与Tb

 

rar08-1-11更新，较大设计变更

rar08-1-15更新

好久没有更新了，有时间一定把它更新了，谢谢支持！！08-01-25

系统分类: 接口电路   |   用户分类: 设计   |   来源: 原创   |   【推荐给朋友】

    阅读(1005)    回复(2)  

投一票您将和博主都有获奖机会！