<?xml version="1.0" encoding="gb2312"?><rss version="2.0"><channel><title>xiaofengwuhen的博客</title><link></link><description></description><language>zh-cn</language><generator>Goodspeed Rss</generator><ttl>1</ttl><pubDate>Mon, 08 Sep 2008 20:38:58 GMT</pubDate><category></category><copyright></copyright><docs></docs><item><title>一个Verilog程序，仿真不出想要的结果，请高手指点</title><pubDate>Mon, 24 Dec 2007 16:20:36 GMT</pubDate><link>http://blog.ednchina.com/xiaofengwuhen/72172/message.aspx</link><description> 程序如下，想要实现如下功能：FVAL为帧有效信号，LVAL为行有效信号，flag1,flag2分别为两个存储器的标志信号，flag1为0时，向第一个存储器中存入数据，为1时读取第一个存储器中的数据；flag2为第二个存储器的标志信号，功能同flag1。 d[31:0]为输入的32位数据信号，通过F</description><comments></comments><guid>http://blog.ednchina.com/xiaofengwuhen/72172/message.aspx</guid><category></category><author>xiaofengwuhen</author></item></channel></rss>