数字放大器最大优点之一是其具备设计复用的数字数据通路的灵活性。因为信号在到达扬声器之前是保持在数字域的，所以在信号路由方面具有更大的灵活性。这种灵活性同时也能处理开发过程中和生产过程的填料选择和/或固件变更。数字放大器有一个被称为单端工作的常规模式。本文描述了单端设计基础和工程相关的权衡考虑。

通常，数字放大器具有两级架构。如图1所示，脉冲宽度调制(PWM)处理器后紧随着功率级。逻辑级的PWM处理器通常接收IIS格式的音频数据。它执行音频处理并将脉冲编码调制(PCM)数据转换成PWM数据。一般情况下，通过I²C 总线控制PWM处理器以改变音量、语音控制或诸如均衡等其他音频处理功能。大多数PWM处理器还具有另一个主要特征，即能改变信号路由，甚至是在运行过程中。这允许设计者能灵活地设计PCB布线，或允许用户将音频内容发送到不同的扬声器。功率级将接收到的3.3V PWM信号转换成高压信号，并通过MOSFET H桥和二阶LC滤波器将其供给扬声器。

包含MOSFET H桥的功率级如图1所示。这里是将MOSFET用作开关，使得+V电压能通过正/负向跨接到扬声器。对于将扬声器连接在两个MOSFET半桥之间的大多数立体声功率级而言，桥接负载(BTL)是标准的配置。单端(SE)是指每个扬声器由单个MOSFET半桥驱动。相对BTL而言，SE的通道总数是其两倍；但对于特定的输出负载，SE各通道的功率约为其25%。在SE模式中，当PWM信号为高电平时，接到扬声器上的+V电压是正向的；而PWM信号为低电平时，表示扬声器接地。

数字放大器的单端工作模式如图2所示，这与线性音频放大器的单端工作并无太大差别。主要的区别在于重建滤波器(二阶LC滤波器)把PWM 信号中的高频成分滤出，而只保留基带音频信号。直接将音频信号供至扬声器将导致一个很大的直流电压加在扬声器上，其值等于PVDD/2。由于扬声器阻抗具有很大的感抗成分，这相当于在电感两端加载了一个很大的DC电压，会导致电流直线上升至非常大值，进而可能损坏扬声器。因此，在放大器与扬声器之间放置一个大电容以滤掉DC成分。但是，该电容也会使较低音频成分产生衰减并在约为1/(2π·R_spC)时出现3dB点，其中Rsp是扬声器的阻抗。为了使更多的频率带宽通过扬声器，须使用更大电容值的电容，但这要以成本和PCB面积为代价。

在上述的单端配置中，音频信号以地为参考点。换言之，扬声器的一端是接地的。隔离DC的另一方法是使用分离电容(split-cap)配置(如图3所示)，因此音频信号此时的参考电压是PVDD/2。从交流(AC)的角度来说，当C_sm=C_b/2时，图2和图3就没有区别。额外插入电容时，C_s的半额定电流是C_b的一半，且C_s的等效串联电阻(ESR)是C_b的两倍，而音频或温度性能无任何变化。

图1：具有H桥功率级的数字放大器数据通路

图2：带直流隔离电容配置的单端数字放大器

图3：带分离电容配置的单端数字放大器

与隔离电容配置相比较，分离模式配置的最大优点是增加了电源纹波抑制比(PSRR)。图4所示的曲线为TI的TAS5086/5142评估模块(EVM)的PSRR测量值。在该EVM中，TAS5142评估板的功率级被配置成单端模式。也许有人会对一个开环单端放大器能具有如此高的PSRR 感到奇怪。事实的原因是，PVDD的电压变化(ΔPVDD)都处于分离电容的中点(都为ΔPVDD/2)，从而使得经过扬声器的PVDD变化被抵消掉了。

图4：TI TAS5086/5142 EVM的单端PSRR曲线

SE分离模式的配置还需要解决下面两个设计问题。如前所述，经过重建滤波后的音频信号有一个大小为PVDD/2的DC成分。若电容C_s是理想的，则两电容的电压都可充至PVDD/2，且没有DC成分流经扬声器。然而，由于两个电容不是理想的且存在偏差，所以直流电压值并不等于 PVDD/2。因此，上电后当音频信号传至扬声器时，将会有一个DC电压通过扬声器，从而导致“劈啪”声。由于分离电容的充电时间为RC所决定的时间常数所限定，所以会导致另一个相关的问题。虽然，在分离电容充完电之前只要MOSFET不产生开关动作，该问题便不会发生。但实际应用中这一点却很难实现，因此会产生很大的“劈啪”声。

针对上述两个问题的解决方案是带有一个专用于实现快速充电到PVDD/2的半桥的功率级，这在TAS5186A上已经实现。其特点是具有 50%的占空比，DC电压输出是PVDD/2，分离电容能进行快速、准确的充电。另一个给分离电容快速充电的方法是使用运算放大器。当没有专用的半桥时，采用运算放大器是一个行之有效的方法。

实际应用中，包括上电“劈啪”声、SNR、PSRR、总谐波失真+噪声(THD+N)在内的单端放大器的音频性能数据是相当好的，只比BTL的音频性能稍为逊色。

引言

所有模数转换器（ADC）都有一定数量的折合到输入端的噪声——它被看作一种与无噪声ADC的输入端串联的噪声源模型。不能把折合到输入端的噪声与量化噪声相混淆，量化噪声仅在ADC处理随时间变化的信号时有意义。在大多数情况下，输入噪声越小越好；但是在有些情况下，输入噪声实际上对提高分辨率是有帮助的。如果现在你觉得这似乎没有道理，那么请阅读本文以弄明白有些噪声怎样可以是好噪声。

折合到输入端的噪声（编码变迁噪声）

实际的ADC在许多方面与理想的ADC有偏差。折合到输入端的噪声（又称作有效输入噪声）无疑是偏离理想值，它对ADC总传递函数的影响如图1所示。当模拟输入电压增加时，“理想的”ADC（如图1a所示）保持一个恒定的输出编码直到达到一个变迁区，在那一点上输出编码立刻跳变到下一个量化值，并且一直保持到达到下一个变迁区域。理论上理想的ADC具有零编码变迁噪声，并且变迁区域的宽度等于零。实际的ADC有一定数量的编码变迁噪声，因而具有有限的变迁区域宽度。图1b示出编码变迁噪声宽度约为一个最低有效位（LSB）峰峰值（P-P）噪声的情况。

(Translation of Figure 1)

IDEAL ADC = 理想的ADC

ACTUAL ADC = 实际的ADC

DIGITAL OUTPUT = 数字输出

ANALOG INPUT = 模拟输入

图1. 编码变迁噪声（折合到输入端的噪声）及其对ADC传递函数的影响

从内部结构来看，所有ADC电路都会由于电阻器噪声和“kT/C”噪声而产生一定数量的有效值（RMS）噪声。这种噪声，甚至对于直流输入信号也会出现，认为是造成编码变迁噪声的原因，现在通常称作折合到输入端的噪声。折合到输入端的噪声最常用的表征方法是检查大量输出采样的直方图，同时 ADC的输入端保持在一个恒定的直流值。最高速或最高分辨率ADC的输出是编码的分布，通常集中在直流输入标称值的周围（见图2）。

为了测量折合到输入端的噪声的数量，要将ADC的输入端接地或连接到一个深度去耦的电压源，然后采集大量的输出采样并且将其绘制为直方图（如果ADC的输入标称值为0 V，则称之为输入接地直方图）。由于该噪声是近似的高斯（Gaussian）分布，所以该直方图的标准偏差σ可以计算，它相当于RMS输入噪声。欲获知如何从直方图数据计算σ值的详细介绍，请见深入阅读资料6。通常的做法是用LSB 的RMS来表示这种RMS噪声，相当于折合成ADC满度输入范围的RMS电压。如果模拟输入范围以数字量或个数来表示，那么输入值（例如，σ）可以用 LSB的数量来表示。

(Translation of Figure 2)

P-P INPUT NOISE≈6.6×RMS NOISE = P-P输入噪声≈6.6×RMS噪声

NUMBER OF OCCURRENCES = 出现的概率

STANDARD DEVIATION = 标准偏差

RMS NOISE (LSBs) = RMS噪声（LSB）

OUTPUT CODE = 输出编码

图2. 折合到输入端的噪声对ADC的输入接地

直方图的影响，该ADC具有很小的DNL

尽管ADC内在的微分线性误差（DNL）会造成与理想的高斯分布的偏差（例如，图2中有一些DNL是很明显的），但应当至少近似于高斯分布。如果有显著的DNL偏差，那么应对于几个不同的DC输入电压进行平均计算σ值。如果编码分布明显是非高斯分布的，例如有大而明显的波峰或波谷，这就表明对ADC设计得不好，或很可能是印制电路板（PCB）布线不好，接地技术差，或电源去耦不正确（见图3）。出现麻烦的另一个迹象是，当ADC的直流输入超过ADC的输入电压范围时使高斯分布的宽度剧烈变化。

(Translation of Figure 3)

NUMBER OF OCCURRENCES = 出现的概率

OUTPUT CODE = 输出编码

图3. 对ADC设计的不好以及其PCB布线、

接地或去耦不好时的输入接地直方图

无噪声（无闪烁）码分辨率

ADC的无噪声码分辨率是指超过这个位（bit）数它就不能清楚分辨个别编码的分辨率。这种限制是由于上文所述与所有ADC相关的有效输入噪声（或折合到输入端的噪声），通常表示为一个以LSB rms为单位的RMS值。RMS噪声乘以因数6.6 ，转换为有用的P-P噪声（可表示编码的实际不确定性），表示为LSB P-P。

(Translation of Figure 4)

Peak-to-Peak Resolution vs. Input Range and Update Rate (CHP = 1) = P-P分辨率vs. 输入范围和更新速率（CHP=1）的关系

Peak-to-Peak Resolution in Counts (Bits) = P-P分辨率位（bit）数

Output Data Rate = 输出数据速率

–3 dB Frequency = -3dB频率

SF Word = SF字

Settling Time = 建立时间

Normal Mode = 正常方式

Fast Mode = 快速方式

Input Range = 输入范围

*Power-On Default = 默认为加电方式

图4. AD7730Σ-ΔADC的无噪声码分辨率

由于一个N bit ADC的总转换编码数是2N LSB，因此总的无噪声码数量等于：

公式（1）

无噪声编码数量可通过计算以2为底的对数转换为无噪声（二进制）码分辨率，用下式表示：

公式（2）

无噪声码分辨率指标一般与高分辨率Σ-ΔADC有关，它通常是采样速率、数字滤波器带宽和可编程增益放大器（PGA）增益（因此关系到输入范围）的函数。图4示出典型的无噪声码分辨率表，取自Σ-ΔADCAD7730的产品技术资料1。

应当注意的是，对于50 Hz输出数据速率和610 mV输入范围的Σ-ΔADC，其无噪声码分辨率是16.5 bit（80,000个无噪声编码）。在这些条件下的建立时间为460 ms，从而使得这种ADC非常适合用于精密电子秤应用。这种数据可以从许多适合精密测量应用的高分辨率Σ-ΔADC的产品技术资料中获得。

满度范围与RMS输入噪声（而不是P-P噪声）的比率有时用于计算分辨率。在这种情况下，采用术语有效分辨率。应当注意，在相同条件下，有效分辨率比无噪声码分辨率大log2(6.6)，约为2.7 bit。

公式（3）

公式（4）

一些制造商喜欢采用有效分辨率而不是无噪声码分辨率，因为那样bit位数较高——用户应当仔细检查产品技术资料以确认实际上采用的是哪种分辨率定义。

数字平均提高分辨率和减少噪声

通过数字平均可以减少折合到输入端的噪声的影响。考虑一个16 bit ADC，它以100 kSPS采样速率工作具有15 bit 无噪声码分辨率。对一个同样信号的每次输出采样做两次测量结果平均，使有效采样速率减少到50 kSPS，信噪比（SNR）提高3 dB并且无噪声码分辨率提高到15.5 bit。如果对每次输出采样做四次测量平均，采样速率减少到25 kSPS，SNR提高6 dB并且无噪声码分辨率提高到16 bit。

我们甚至可以进一步对每次输出采样做16 次测量的平均，输出采样速率减少到6.25 kSPS，SNR再增加6 dB，无噪声码分辨率增加到17bit。为了明显提高“分辨率”，必须实行多次精密平均。

平均过程也有助于平滑ADC传递函数的DNL误差。这可以通过ADC在量化编码k上有失码的简单情况来举例说明。尽管编码k由于大的DNL误差而失去，但两个相邻编码k–1和k+1的平均值仍等于k。

因此这种方法以牺牲总体输出采样速率和额外数字硬件为代价有效地用来增加ADC的动态范围。还应当注意的是，平均过程不会修正ADC内在的积分线性误差（INL）。

现在，考虑一个具有极低折合到输入端的噪声的ADC的情况，无论进行多少采样，其直方图都示出一个单个编码。对于这个ADC，数字平均会起什么作用? 答案很简单——没有作用! 无论对多少采样进行平均，结果都一样。但是，一旦有足够大的噪声施加到输入信号，就会有多于一个的编码出现在直方图中，平均方法又开始起作用。因而很有意思，有些少量的噪声是好噪声（至少对于平均方法而言）；但是，出现在输入端的噪声越多，就需要越多的平均以达到同样的分辨率。

不要混淆有效位数（ENOB）和有效分辨率或无噪声码分辨率

由于术语的相似性，有效位数和有效分辨率经常被以为是相同的。但情况不是这样。

有效位数（ENOB）是当用一个满度正弦波输入信号激励ADC时对其输出的快速傅立叶变换（FFT）分析所产生的。计算所有噪声和失真项的平方和的平方根（RSS）值，可定义信号对噪声加失真的比率，称作信噪失真比〔S/(N+D)〕或信纳比（SINAD）。一个理想的N bit ADC的理论SNR由以下公式给出：

公式（5）

通过将公式5中的SNR用计算出的ADC的SINAD代替并且对N进行求解，可以计算出ENOB。

公式（6）

用于计算SINAD和ENOB的噪声和失真不仅包括折合到输入端的噪声，而且包括量化噪声和失真项。SINAD和ENOB用于测量ADC的动态性能，而有效分辨率和无噪声码分辨率用于衡量在直流输入条件下ADC的噪声，在直流输入条件下量化噪声不是一个问题。

使用噪声抖动提高ADC的无杂散动态范围

无杂散动态范围（SFDR）是RMS信号幅度与最大杂散频谱分量RMS值的比率。在高速ADC中，使SFDR达到最大的两个基本限制是前端放大器和采样保持电路产生的失真以及由于ADC编码器部分的传递函数的非线性产生的失真。获得高SFDR的关键是将这两个非线性误差减至最小。

虽然从ADC外部没有办法显著减少由其前端引起的固有失真，但是通过适当地使用抖动（有意施加到模拟输入信号的外部噪声），可减小ADC的编码器传递函数中的DNL误差。

在某些条件下，可利用抖动来提高ADC的SFDR（见深入阅读资料2～5）。例如，甚至在理想的ADC当中，在量化噪声和输入信号之间也存在相关性。这种相关性会降低ADC的SFDR，尤其是当采样频率是输入信号频率的整数倍时。大约1/2 LSB RMS宽带噪声和输入信号相加以便随机化量化噪声并且将这种相关性影响减至最小（见图5a）。但是，在大多数系统中，噪声已经叠加在信号之上（包括ADC 的折合到输入端的噪声），所以不需要另外的抖动噪声。如果增加宽带RMS噪声超过约一个LSB，那么会按比例减少SNR并且无需其它的改进方法。

另外一种已经开发的噪声抖动方法是使用较大量的抖动噪声以随机化ADC的传递函数。图5b示出一个包含伪随机数发生器驱动一个DAC的抖动噪声源。首先从ADC输入信号中减去这个抖动噪声，然后经过数字化添加到ADC输出端，因此使SNR无明显降低。但是，这种方法有一个固有的缺点，就是当抖动信号幅度增加时必须减小ADC输入信号的摆幅以防止过驱动ADC。应当注意的是，尽管这种方案改善了由ADC编码器非线性产生的失真，但它不能显著改善由其前端产生的失真。

(Translation of Figure 5)

SMALL AMPLITUDE = 小幅度

LARGE AMPLITUDE = 大幅度

INPUT = 输入

ADDER = 加法器

NOISE GENERATOR = 噪声发生器

RANDOM NUMBER GENERATOR = 随机数发生器

图5. 使用抖动随机化ADC传递函数

另一种比较容易实现的方法，尤其是在宽带接收器中，是在有用信号带宽之外注入一个窄带抖动信号，如图6所示。通常，因为没有信号分量处于直流附近的频率范围，所以常常在这个低频区域注入一个抖动信号。注入抖动信号的另一个可能的区域是稍小于fS /2的区域。因为抖动信号相对于有用信号带宽（通常几十万赫兹带宽就足够了）仅占用很小一部分，所以没有明显降低SNR，如果抖动是宽带信号则会显著降低 SNR。

(Translation of Figure 6)

INPUT = 输入

NOISE GENERATOR = 噪声发生器

OUT-OF-BAND FILTER = 带外滤波器

OUT-OF-BAND NOISE =带外噪声

NEAR DC OR fS/2 =接近直流或fS/2附近

图6. 注入带外抖动以提高ADC的SFDR

分级式或流水线式ADC，例如AD6645 14bit，105MSPS ADC2 （见图7），在ADC范围内特定编码变迁点处具有非常小的DNL误差。AD6645包括一个5 bit ADC（ADC1），以及随后的5 bit ADC(ADC2)和6 bit ADC(ADC3)。仅在ADC1变迁点处会出现很大的DNL误差——在ADC2和ADC3变迁点处出现的DNL误差都很小。与ADC1相关的有25 = 32个变迁点，对于2.2 V满度输入范围，每68.75 mV（29 = 512 LSB）发生一次变迁。

(Translation of Figure 7)

ADC1 TRANSITIONS = ADC1变迁

INTERNAL TIMING = 内部定时

DIGITAL ERROR CORRECTION LOGIC = 数字误差校正逻辑

图7. AD6645 14 bit，105 MSPS ADC简化框图

图8示出这些非线性误差放大的示意图。

(Translation of Figure 8)

FULL SCALE = 满度

ADC1 TRANSITIONS = ADC1变迁区域

OUTPUT CODE = 输出编码

ANALOG INPUT = 模拟输入

图8. AD6645分级变迁点的DNL误差（放大的示意图）

对于大约为200 MHz的模拟输入，与编码器产生的失真相比，AD6645前端产生的失真分量可以忽略。也就是说，AD6645传递函数的静态非线性误差是SFDR的主要限制。

我们的目标是在ADC输入范围内选择适当范围的带外抖动以便随机化这些小DNL误差，从而减少平均的DNL误差。实验上采用的方法是，使P -P抖动噪声覆盖约两个ADC1变迁区域对DNL有最大改善。对于较高幅度的噪声，DNL没有显著的改善。两个ADC1变迁区域覆盖1024 LSB P-P，或大约155 (= 1024/6.6) LSB RMS。

图9中第一张曲线图示出输入信号范围中的一小段内的无抖动DNL误差，包括两个分级点，它们相距68.75 mV（512 LSB）。第二张曲线图示出加入155 LSB RMS抖动（随后经过滤波输出）后的DNL误差。这个抖动幅度相当于大约–20.6 dBm。应当注意对DNL误差的显著改善。

可用许多方法产生抖动噪声。例如，可使用噪声二极管，但是对一只宽带双极型运算放大器的输入电压噪声进行简单地放大可提供一种比较经济的解决方案。这种方法在别处有详细介绍（参看深入阅读资料3，4和5），这里不作讨论。

图10示出使用带外抖动获得SFDR的显著提高，使用了深度（1,048,576点）FFT分析，这里AD6645以80 MSPS采样速率对–35 dBm，30.5 MHz信号进行采样。注意，没有抖动的SFDR大约为92 dBFS，与有抖动时的108 dBFS相比，实质上提高了16 dB!

AD6645是ADI公司于2000年推出的ADC产品，至今仍然具有最好的SFDR性能。自从AD6645推出几年来，在制造工艺和电路设计两方面的提高产生出甚至更高性能的ADC，例如，AD9444（14 bit，80 MSPS）3，AD9445（14 bit，105 MSPS/125 MSPS）4，

(Translation of Figure 9)

UNDITHERED = 无抖动

512 LSBs = 512 LSB

155 LSBs RMS DITHER = 155 LSB RMS抖动

DNL (LSBs) = DNL（LSB）

OUTPUT CODE = 输出编码

图9. AD6645 DNL误差曲线图，无抖动和有抖动两种情况

(Translation of Figure 10)

NO DITHER = 无抖动

WITH DITHER = 有抖动

SAMPLING RATE = 采样速率

INPUT = 输入

DITHER SIGNAL = 抖动信号

FREQUENCY = 频率

1,048,576-POINT FFTs = 1,048,576点FFT

PROCESS GAIN = 处理增益

图10. FFT曲线图示出AD6645的SFDR，无抖动和有抖动两种情况

(Translation of Figure 11)

NO DITHER = 无抖动

WITH DITHER = 有抖动

SAMPLING RATE = 采样速率

INPUT = 输入

DITHER SIGNAL = 抖动信号

FREQUENCY = 频率

1,048,576-POINT FFTs, AVERAGE OF 5 RUNS, = 1,048,576点FFT，5次平均

DATA GENERATED USING ADIsimADC AND AD9444 MODEL =使用ADIsimADC程序 和AD9444模型获得的数据

图11. A D9444, 14 bit, 80 MSPS ADC; fS="80" MSPS, fIN="30".5 MHz, 信号幅度=-40 dBFS.

和AD9446（16 bit， 80 MSPS/100 MSPS）5。这些ADC具有非常高的SFDR（对于70 MHz满度输入信号，典型值大于90 dBc）和低DNL。在一定输入信号条件下，加入适当的带外抖动信号还可以提高SFDR。

图11示出了AD9444的FFT曲线图（有抖动和无抖动两种情况）。可以看到，在给定的输入条件下，加入的抖动将SFDR提高了25 dB。上述数据是使用ADIsimADCTM程序6 和AD9444模型获得的。

尽管图10和图11示出的结果相当显著，但不应认为在所有条件下加入带外噪声抖动总是会提高ADC的SFDR。我们重申，这种加抖动方法不会改善ADC前端电路的线性误差。甚至对于一个接近理想的前端，抖动的影响也高度依赖于输入信号的幅度和抖动信号本身的幅度。例如，当信号接近ADC的满度输入范围时，传递函数的INL可能会成为决定SFDR的限制因素，并且加抖动也不会有帮助。在任何情况下，用户都应当仔细研究产品技术资料，在有些情况下可能会给出有抖动和无抖动数据，以及对于幅度和带宽的建议。抖动可能成为新的中频（IF）采样ADC的一个内置功能。

结论

在本文的讨论中，我们考虑了对所有ADC都共同的折合到输入端的噪声。在精密、低频测量应用中，通过采用降低采样速率和额外的硬件方法对 ADC输出数据进行数字平均，可以减小这种噪声的影响。虽然通过这种平均方法实际上可提高ADC的分辨率，但不会减小INL。只是小的折合到输入端的噪声才需要用平均方法提高分辨率；但是对于大的噪声要求大量采样进行平均，以便减小噪声。

在一些高速ADC应用中，加入适当范围的带外噪声抖动可以减小ADC的DNL误差并且提高其SFDR。但是，采用抖动噪声方法对提高SFDR的效果高度依赖于选用ADC的特性。

致谢

感谢Microchip Technology公司Bonnie Baker先生和ADI公司Alain Guery先生对于本文的有益建议。

深入阅读资料

1. Baker, Bonnie, “Sometimes, Noise Can Be Good,” EDN,

February 17, 2005, p. 26.

2. Brannon, Brad, “Overcoming Converter Nonlinearities with

Dither,” Application Note AN-410, Analog Devices, 1995.

3. Jung, Walt, Op Amp Applications, Analog Devices, 2002,

ISBN 0-916550-26-5, p. 6.165, “A Simple Wideband Noise

Generator.” Also available as Op Amp Applications Handbook,

Newnes, 2005, ISBN 0-7506-7844-5, p. 568.

4. Jung, Walt, “Wideband Noise Generator,” Ideas for Design,

Electronic Design, October 1, 1996.

5. Kester, Walt, “Add Noise Dither to Blow Out ADCs’ Dynamic

Range,” Electronic Design, Analog Applications Supplement,

November 22, 1999, pp. 20-26.

6. Ruscak, Steve and Larry Singer, “Using Histogram Techniques to

Measure A/D Converter Noise,” Analog Dialogue, Vol. 29-2, 1995.

在线参考文献—从2006年2月开始有效

1 ADI website: www.analog.com (Search) AD7730 (Go)

2 ADI website: www.analog.com (Search) AD6645 (Go)

3 ADI website: www.analog.com (Search) AD9444 (Go)

4 ADI website: www.analog.com (Search) AD9445 (Go)

5 ADI website: www.analog.com (Search) AD9446 (Go)

6 ADI website: www.analog.com/ADIsimADC

为了满足应用目标，覆盖范围极广的复杂设计，例如自动测试设备(ATE)，医疗仪器和监控设备，数据采集系统，实验室仪器以及工业自动化方面所用的可编程逻辑控制器(PLC)等，都取决于高分辨率的ADC。其结果是，ADC为现实的“模拟世界”和利用数字信息的“处理世界”之间提供了一座桥梁。

对于ADC的基本需求始终都离不开分辨率、精度和带宽。在选择ADC时，其他还必须要考虑的是信噪比性能、失真和延迟。在许多应用中，为了处理高频或连续读取各种传感器的数值，需要ADC具有快速响应。在ADC内部能够有效地处理多路信号的能力也正变得日益重要。这是因为在一个器件里处理多路模拟信号的需求正日益增加，例如在设计PLC时，要求能够在监控的同时，还能够整合同一生产环境下的多种传感器的实时输入。

许多传统ADC的输入端较难驱动，因而需要增加成本合适且具有高性能的输入缓冲器，以便提供连续处理场景中所需的响应。另外，某些ADC架构中甚至强行增加了“强制性静止时间”，即在采样时间内系统不能访问ADC，这更增加了设计的复杂度。

当然，在任何器件的选择中都必须考虑的其他要求还包括器件自身成本以及在整个设计中为确保合适的功能所需的辅助电路的成本。这一点对于 ADC来说更为重要，特别是用在高性能的多元环境中的ADC，这是因为由于所选得ADC的类型不同，所需的辅助电路的相差很大。例如，如果ADC自身不能提供优异的噪声抑制和测量精度，就需要精心设计整个电路才能满足性能目标。在这方面，基于传统的连续逼近寄存器(SAR)型ADC的设计还对电路板空间，成本和功率方面提出特殊的挑战，因为需要设计很容易超过SAR型ADC自身的低功耗指标的输入缓冲器。所有这些因素在设计目标的成本效益方面都起着重要作用。

传统的SAR方案

传统上，上述的各种高性能应用都采用SAR架构的ADC，这种ADC能够提供连续时间点上的一系列快速取样。SAR型ADC通常瞄准的是需要快速响应和低延迟的应用，但是，SAR型ADC对噪声比较敏感，动态非线性（DNL）性能相对较低，通常需要大量的辅助电路，从而增加了采用SAR型ADC的设计总成本和复杂度。

线性度较差也带来一些具有特定的挑战性问题，因为该误差无法利用信号的过采样来平滑。在非常多的情况下，设计师必须通过过度要求SAR型 ADC的指标以及设计复杂的系统来弥补SAR型的DNL性能。类似地，SAR型较高的噪声灵敏度和有限的噪声抑制能力也为设计带来一些额外的挑战，特别是在许多台设备共同部署的噪声比较大的环境里，例如生产车间里的一系列PLC以及彼此相邻的许多医疗仪器设备。

相比较，采用Delta-Sigma架构的ADC能够提供较好的DNL和噪声性能，并且很少需要复杂的辅助电路。以前，没有人考虑过在要求低延迟、高变换速率以及实现高信号带宽的高性能应用中使用Delta-Sigma ADC。不过，根据本文图中所示的测试数据，这种传统的观念已经不再适用。

新型高吞吐率Delta-Sigma架构

随着高吞吐率的CS556x/7x/8x家族的数据转换器的推出，Cirrus Logic大大扩大了设计师的选择范围。该系列包括16位和24位的ADC，采用了先进的高吞吐率的Delta Sigma架构，转换速率达到200ksps。相对于SAR架构，该架构的器件响应速度更快，延迟更低，因而成为传统上要求使用SAR型ADC的应用中更具成本效益的理想替代。

该产品家族中的所有产品都具备下列关键性能：

1. 带缓冲的高阻抗输入(单端或差分)；

2. 5V 或 + 2.5V 模拟电源；

3. 1.8V、 2.5V 或3.3V 数字电源；

4. 全部带有自校准 (用于电源或温度变化时的偏移和增益误差校准)；

5. 灵活的串行数字接口(主/从模式)；

6. -40oC 到 +85oC的工作温度范围；

7. 24引脚的SSOP封装。

整个家族的所有器件的引脚兼容，因此设计师可以将验证过的设计平滑地移植到其他多种产品平台中，将重新设计减到最少。

单周期延迟

过去，Delta-Sigma型ADC主要用于如来自温度传感器和重量标准载荷单元的慢变化信号的最高分辨率测量。由于在嘈杂的数字环境中，噪声抑制性能是获得测量高精度的关键，设计师们已经习惯于采用长“sinc”函数型数字滤波器，这种滤波器对电源线上的干扰(如50和60Hz的电源工频及其谐波)具有优异的抑制能力。这些滤波器很容易设计，占用很少的芯片面积并具有很好的噪声性能。但是，这种滤波器响应太长(在提交输出字之前需要处理许多周期的输入信号)，因此，对输入信号的变化响应很慢。例如，在图1的左侧，显示出在高分辨率家族中流行的CS533x家族器件所用的数字滤波器的转换延迟高达3个周期。

CS556x/7x/8x家族器件采用了非常快的FIR滤波器，这种滤波器具有两大优点。首先，该滤波器对两倍的采样频率的响应几乎是平坦的，为用户提供了无限的频率响应，这正是采用SAR型转换器所期望的。其次(如图1中的右侧所示)，这种滤波器处理很快，只需要一个采样周期就可以提供输出字。这种单周期转换延迟使得这类新器件能够提供delta-sigma型ADC的卓越的噪声和DNL性能，又能提供SAR型转换器的高采样率和 Nyquist带宽。

图1：Delta-Sigma ADC与SAR型ADC延迟性能的比较。

这类新器件的另一个关键优点是克服了许多传统的SAR型器件所强加的“静止期”，这种静止期指的是在采样处理的部分时间内不能读取转换器的输出。CS556x/7x/8x的测试结果显示，在转换期间的任何时刻，都可以读取数字输出，因而不影响器件的性能，包括全速工作期间。

另一个重要的功能是能够按需转换(SAR型转换器的另一特点)。该功能使得这类器件非常适用于管理生产环境中经常需要的异步测量。该能力允许将转换与特定事件相协调，例如带多个脉冲或其他传感器输入的同步流。此外，利用双电源可以实现真正的双极输入。目前业界的产品都是使用单电源(只有+5V)，因此需要用一个电平移位器将双极信号移到地电平之上，这样就会产生额外的增益和偏置误差，从而增加系统误差。

缓冲输入具有许多优点

如上所述，SAR型转换器提出了许多设计挑战。在模拟输入端最为明显，在这里设计师必须密切注意元器件的选择和电路布局，以便在面对多个噪声源的环境里获得转换器的测量精度。因为在SAR架构里采用了高速比较器，加上器件内部的快速变换数字电路的影响，SAR转换器自身就是主要的噪声产生器，通常这对许多设计师-即便是最富经验的设计师来说，都是没有办法和令人头疼的事情！

比较起来，Delta-Sigma转换器具有许多固有的优点，包括对噪声的低灵敏度，以及固有的高精度，从而使性能得到大量的改进。首先，这类器件集成有高阻输入缓冲放大器，从而在无需复杂和成本高昂的外部输入缓冲电路的条件下，很容易地实现高性能指标。SAR型器件在转换期间，通常利用某种类型的采样保持电路来维持输入信号采样的稳定。结果，这些器件的输入端对信号源的阻抗非常低，还有一个很大的电容，故需要一个非常可靠的放大电路来维持ADC的输入电平在动态采样期间保持稳定。这可能是一项挑战性极强的设计任务，因为在许多情况下，需要一个成本和复杂度超过转换电路中所有其他部分的缓冲电路，因为使采样输入信号性能降低的噪声将直接影响转换精度。换句话说，在某些应用中，这类新型的高吞吐率的Delta-Sigma型转换器件，有时可以直接由传感器驱动，不需要传统SAR型转换器重所必需的缓冲放大器。

其次，由于对输入过采得到多个样本(在采样率为8MHz时，对于24位的CS5560/1器件来说是160个)，Delta-Sigma 调节环路内部提供的低通滤波器和数字滤波器中所实现的算术平均，抑制了甚至就根本不受大部分噪声的影响，而这些噪声在基于SAR型转换的设计中则会产生很大的问题。

目前，在混合信号环境中经常遇到的另一个约束是，由于利用低电压亚微米CMOS工艺所造成的单电源工作模式。新型的 CS556x/7x/8x家族的器件在使用最低±2.5V的双电源时，能够提供真正的双极模拟输入。这对测量参考电平为地电平的交流信号或具有负输出的变频器的用户来说，是一个极大的优点，因为为了满足单电源转换器的输入要求，需要一个电路将信号偏移到地电平以下，该电路需要一个电平移位放大器，而该放大器也会为敏感的小信号引入额外的噪声和偏移误差。

下面将提供关键参数的详细比较，例如失真性能和动态非线性。

失真性能

图2a和2b给出了常用的SAR器件和高吞吐率的Delta-Sigma CS5571器件的失真性能的详细比较。可以看到，CS5571的性能远胜过SAR器件。在FS的-12dB处，SAR的信号失真比为91.6dB，而 CS5571的S/D比值为100dB。Delta-Sigma 型转换器具有较好的失真性能的一个主要原因是具有优异的代码尺寸的一致性，这是因为具有比SAR型转换器好得多的DNL性能的结果(详见下节)。

图2a SAR FFT Distortion @ -12 dB of FS

图2b – CS5571 FFT Noise Distortion @ -12 dB of FS

动态非线性性能

DNL基本上是归一化到满刻度的代码宽度变化的量度。它实际上就是偏离统一的或平均代码值的值，导致一个代表与另一个代码值不同的电压步进量。图3a和3b所示的DNL，对代码值的变化提供了一个直观的显示，该变化将增加码丢失，获取和偏移误差。正如所见，根据竞争对手领先的SAR型器件所测出的DNL曲线，代码值变化很大，而在转换速度相同的条件下， CS5571的DNL在整个的输入范围内，误差都非常低。

图3a – 16-bit SAR DNL Plot (In fraction of lsb)

图3b – 16-bit CS5571 DNL Plot (In fraction of lsb)

优异设计源于悠久历史

还需要着重指出的是，这个新家族的高吞吐率Delta-Sigma器件，来自一个已被世界各地普遍认可的供货商，该公司具有消费品和工业市场上范围很广的高精度模拟和混合集成电路的研发经验。Cirrus Logic广泛的产品线已经包括许多用于消费领域，专业和汽车娱乐应用的模拟和混合音品IC，以及许多工业应用，如工业测量，分析仪器，消费品，数字功率计和地震测量系统中的高精度模拟和混合IC。

我们的历史可以追溯到1984年(当时的Crystal Semiconductor)，之所以能够研发出来CS556x/7x/8x家族的器件，是因为具有研发领先IC的久远历史以及信奉充分理解终端应用和不断瞄准新的产品研发来解决现实世界的挑战。作为一个长期的、在SAR和Delta-Sigma ADC方面极具经验的供货商，Cirrus Logic公司的理念是不断提升经验和研发能力，来克服各种产品的缺点并研发两方面都最好的新产品。

典型的应用场合

高分辨率再加上不受限的信号带宽，使得设计师能够实现满足其特定应用需求的噪声处理和信号滤波。在使用的地方，这甚至可以包括自适应滤波，即系统可以动态地调整滤波器来适合变化的环境，从而提供以前根本无法提供的新能力，以满足高分辨率测量应用。

受益于该项新技术的最激动人心的应用领域之一就是用于PLC和处理控制系统的嵌入式设计。最近几年，工业自动化环境演进到更侧重于分散控制，采用密集的多功能解决方案，这种方案可以处理各种实时的传感器输入，还有嵌入式智能以及实现本地决策环路的闭环响应。许多情况下，较差的DNL性能和噪声特性，以及对额外的辅助电路的需求，限制了SAR在实现新一代的模块PLC方面的应用。

该高吞吐率Delta-Sigma器件的推出解决了这些障碍，使得PLC设计师能够实现高分辨率和低延迟，与此同时，还保持高测量精度，并具有非常一致的DNL性能。这一点对于实时闭环应用尤为重要，因为这种应用中重要的是不能丢失代码并避免ADC的传递函数发生阶跃，否则将会导致控制环路出现“不确定”条件。

自动测试设备是另一个关键的应用领域，在这种应用中，需要对多路同时输入的输入流进行监控和实时处理。因此，要实现精确的测试结果，一致的DNL性能是至关重要的，特别是在一个较长的观测时间内连续地监控比较小且有时有一些细微变化的测试信号。

此外，对于用来测试和测量对噪声敏感的设备的某些ATE系统，实际上SAR型转换器的固有噪声灵敏度是一个另外的挑战，因为它会干扰测试结果。如上所述，设计师通常选用分辨率和速度比实际需要高得多的SAR型转换器，然后平均多个样本来获得所期望的系统测量精度。而采用这种新型的高吞吐率的转换器，每一次读取都可以得到足够的精度，因此可以彻底不需要过高的分辨率或采样率和后处理。在ATE领域，这将产生很高的吞吐率，这对终端用户来说等同于降低测试成本。ATE应用还代表着另一个应用领域，在该领域中，自适应滤波通过在测试过程中动态调节测试参数，可以提供一些令人更感兴趣的优势。

医疗设备是另一个从这种新型的高吞吐率数据转换器受益的重要市场分支。这些设备包括病床旁边的监控器，血压分析仪，以及其他类型的诊断系统，这些设备和系统通常对使用12-16位的ADC，不过设计师们已经意识到了转用更高分辨率的ADC的潜在好处了。这将能使他们对传感器信号直接数字化，然后利用软件对信号进行信号获取和误差校正，从而可以改进设备的精度和分析的灵活性。这些新型的高吞吐率的Delta-Sigma器件与原来的16位和24位的ADC引脚兼容，故设计师可以平滑过渡到更高的分辨率，无需冒很大的设计风险或牺牲未来的灵活性。

测重设备是另一个关键的应用领域，这里，高精度的连续测量对于实现精密的批控制和高速称重功能起着关键作用。实际上所称量的产品范围很广，从混凝土这类的笨重物品，到向土豆片这类的消费类产品。但要实现高质量和吞吐指标，高精度和快响应是关键。例如，用来称重土豆片的设备必须能提供的精度高达大约0.01盎司，连续的称重速度达到每秒3～5包。

本文小结

由于该高吞吐率数据转换器家族的每一款都能提供前所未有的DNL性能，故设计师在应用目标的成本效益的实现方面有广泛的选择范围。实际上，由于该家族中的16位转换器可以提供出色的线性度和噪声性能，在许多情况下，用户可以选用速度比过去更低的ADC，而且无需对来自噪声性能较差的SAR器件的多个数据样本进行平均，这是因为这些新型的ADC利用一次变换即可提供无噪声干扰的足够高的显示精度。

这种先进的数据转换器架构方案满足了高分辨率，低延迟和高采样率等主要目标。能够支持需要连续采样的应用，既不需要较大的输入缓冲器和复杂的辅助电路，也不需要对器件的输出缓冲器的访问施加一些苛刻限制。

作者：Rich Wegner

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u_D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u_C（t），对振荡器输出信号的频率实施控制。

2．锁相环的工作原理

      （8-4-1）

     （8-4-2）

     （8-4-3）

     

即                        （8-4-4）

        （8-4-5）

     （8-4-6）

     （8-4-6）

上图的（a）是输入信号，又称为调制信号；图（b）是载波信号，图（c）是调幅波和调频波信号。

根据锁相环的工作原理和调频波的特点可得解调电路组成框图如图8-4-6所示。

图中的N大于1时，为分频电路；当0<1时，为倍频电路

这个场强计不接电源也是可以用的，考虑到有些地方需要用到，于是顺便做上去了。

--END

 　　一、 三颠倒，找基极

　　大家知道，三极管是含有两个PN结的半导体器件。根据两个PN结连接方式不同，可以分为NPN型和PNP型两种不同导电类型的三极管，图1是它们的电路符号和等效电路。

 　　测试三极管要使用万用电表的欧姆挡，并选择R×100或R×1k挡位。图2绘出了万用电表欧姆挡的等效电路。由图可见，红表笔所连接的是表内电池的负极，黑表笔则连接着表内电池的正极。

　　假定我们并不知道被测三极管是NPN型还是PNP型，也分不清各管脚是什么电极。测试的第一步是判断哪个管脚是基极。这时，我们任取两个电极(如这两个电极为1、2)，用万用电表两支表笔颠倒测量它的正、反向电阻，观察表针的偏转角度；接着，再取1、3两个电极和2、3两个电极，分别颠倒测量它们的正、反向电阻，观察表针的偏转角度。在这三次颠倒测量中，必然有两次测量结果相近：即颠倒测量中表针一次偏转大，一次偏转小；剩下一次必然是颠倒测量前后指针偏转角度都很小，这一次未测的那只管脚就是我们要寻找的基极(参看图1、图2不难理解它的道理)。

　　二、 PN结，定管型

　　找出三极管的基极后，我们就可以根据基极与另外两个电极之间PN结的方向来确定管子的导电类型(图1)。将万用表的黑表笔接触基极，红表笔接触另外两个电极中的任一电极，若表头指针偏转角度很大，则说明被测三极管为NPN型管；若表头指针偏转角度很小，则被测管即为PNP型。

 　　三、 顺箭头，偏转大

　　找出了基极b，另外两个电极哪个是集电极c，哪个是发射极e呢?这时我们可以用测穿透电流ICEO的方法确定集电极c和发射极e。

　　(1) 对于NPN型三极管，穿透电流的测量电路如图3所示。根据这个原理，用万用电表的黑、红表笔颠倒测量两极间的正、反向电阻Rce和Rec，虽然两次测量中万用表指针偏转角度都很小，但仔细观察，总会有一次偏转角度稍大，此时电流的流向一定是：黑表笔→c极→b极→e极→红表笔，电流流向正好与三极管符号中的箭头方向一致(“顺箭头”)，所以此时黑表笔所接的一定是集电极c，红表笔所接的一定是发射极e。

　　(2) 对于PNP型的三极管，道理也类似于NPN型，其电流流向一定是：黑表笔→e极→b极→c极→红表笔，其电流流向也与三极管符号中的箭头方向一致，所以此时黑表笔所接的一定是发射极e，红表笔所接的一定是集电极c(参看图1、图3可知)。

 　　四、 测不出，动嘴巴

　　若在“顺箭头，偏转大”的测量过程中，若由于颠倒前后的两次测量指针偏转均太小难以区分时，就要“动嘴巴”了。具体方法是：在“顺箭头，偏转大”的两次测量中，用两只手分别捏住两表笔与管脚的结合部，用嘴巴含住(或用舌头抵住)基电极b，仍用“顺箭头，偏转大”的判别方法即可区分开集电极c与发射极e。其中人体起到直流偏置电阻的作用，目的是使效果更加明显。