当前信号处理的发展趋势是可重构、可扩展的通用信号处理系统。即通过灵活的软件编程来适应处理问题的变化和算法的发展，通过简单的硬件扩展来适应规模处理的变化，以提高信号处理系统的可编程能力和升级能力。而采用具备强大处理能力的ADSP-TS201S芯片可以对大量的数据作实时处理。TS201S可在600 MHz的内核时钟下完成每秒48亿次乘累加(MAC)运算和每秒36亿次浮点运算(FLOP)，具有比同类处理器高出50％～100％的处理能力。它内部集成了24 MB的存储器，其片内大存储量与高达33.6 Gb/s的内部带宽是提高性能的关键。TS201S的外部64位数据总线和32位地址总线时钟最高可达125 MHz。

    本文通过GA3816、FPGA和DSP构建了一个高速、通用、可扩展的多功能信号处理平台，该信号处理平台经过动态配置GA3816处理芯片可实现一些信号处理领域常用的运算，也可以通过对DSP、FPGA芯片的编程来实现一些其它算法，所以该平台能够广泛的应用于信号处理等领域。

    1 系统设计

    1.1 系统硬件结构

    本通用信号处理平台主要由双TS201、双stratix系列FPGA和双GA3816处理器构成，同时使用了一些RAM、FLASH和SDRAM器件来存储系统中的数据和程序。系统与外部进行通信的接口主要采用CPCI总线接口。本设计采用DSP结合FPGA的方式。这种方式最大的优点就是结构灵活，有较强的通用性，适合模块化设计，并能够提高效率，同时，其开发周期较短，系统容易维护和扩展，所以，这种结构目前比较流行。图1是该系统的结构框图。

    1.2 系统功能

    此信号处理板的体系结构可以概括为三个处理阵列、两条板级接口总线和一条板内总线。三个处理阵列指的是GA3816处理阵列、DSP处理阵列和FPGA处理阵列。两条板级接口总线是指CP-CI总线和用户自定义总线。一条板内总线是指DSP总线。

    用户自定义总线可由两个DSP处理器的两个链路口和一组由FPGA引出的备份信号线构成，包括时钟线、控制线和数据线。该总线可以针对不同应用环境，由用户自己根据需要加以定义。DSP和FPGA通过自定义总线与外部系统进行通信，而DSP通过链路口可以与外部系统实现程序加载以及数据互传，FPGA则通过备份信号线实现与外部系统的数据传输。

    DSP总线主要是为DSP处理阵列提供一条内部互联和与FPGA处理阵列互联的通道。通过这条总线，DSP1和DSP2可以相互共享存储空间，并且二者可通过此总线共享板上的FLASH存储器和SDRAM，并分别将二者作为自己的程序存储器和内存扩展。系统复位后，DSP通过FLASH进行程序加载。

    目前，PCI总线接口的设计有两种方法，一种是利用专用的PCI接口芯片来设计。另一种是利用FPGA可编程器件进行设计。由于用FPGA比较复杂，开发难度较大。为此，本系统将PCI控制器软核嵌入到FPGA中，从而控制本板对外的CPCI总线。本板则通过CPCI总线或自定义总线接收待处理的数据，并在FPGA巾对将待处理数据分配给GA3816处理通道和DSP处理通道。当这两个处理通道的处理结果反送到FPGA后，义在FP-GA中进行数据交换或者通过CPCI总线作为本板级处理器的输出。此外，两片FPGA中也有大量的硬件资源，可以针对不同应用场合，通过固件编程使其成为专用处理器，或组成FPGA处理阵列。而两个FPGA器件之间的64位双向信号线则可以使两个FPGA器件之间的数据传输更为方便和快捷。

    系统中的两个RAM器件可分别直接和两个FPGA器件进行通信，并可通过FPGA分别作为两个GA3816处理阵列的片外存储器，也可作为板上的程序或者数据缓存。因为对于一般的运算来说，GA3816的处理速度要高于TS201的处理速度(对于1024点的复数FFT运算来说，GA3816的速度为12.8μs，而主频为300 MHz的TS201则为32.78μs)，所以在系统所需实现的功能中，如果GA3816芯片可以实现就直接用它来实现(如FFT、FIR等)，GA3816不能实现的功能则可根据需要在TS201和FPGA中编程实现。在FPGA中对GA3816芯片进行配置可以实现GA3816的不同处理功能以及运算模式，从而满足不同应用场合中GA3816芯片的不同数据处理功能。

    1.3 时钟模块

    ADSP TS201S的系统输入时钟SCLK同时也是TS201S的外部接口时钟，为与外部器件兼容，SCLK不应取得太高。一般可取内核时fCCLK为fSCLK与SCLKRAT的积，P-BUS的工作时钟fSOCCLK为fCCLK／2，链路口时钟fLxCLK为fCCLK／CR(CR为LCTLxREGlSTER的设置值)，若SPD位设置为100，则取fLxCLK=fCCLK／4。这样，将时钟信号再经过时钟驱动后分别送入两个FPGA，再由FPGA的锁相环进行倍频或者分频就可得到DSP、SDRAM、GA3816和RAM所需要的时钟信号。

    GA3816和RAM的时钟信号可由FPGA直接提供，DSP和SDRAM的时钟信号则由FPGA提供的时钟通过一个时钟驱动器来供给。设计时应尽可能的使时钟线等长的到达器件，这样可以减少时钟偏移，从而使DSP和SDRAM之间能够更好的通信。因为时钟信号是非常敏感的信号，所以要尽量的减少反射和串扰。在时钟信号线上串接适当的匹配电阻可以有效的减少反射，而减少串扰则需要在时钟走线周围留出额外的空间，或者把时钟线单独放在两个地平面层中间的一层，这样可以使时钟的信号完整性得到有效的改善。

    1.4 电源模块

    stratix和GA3816的核电源电压分别为1.5 V和1.8 V，3.3 V为I／O电源，ADSP-TS201S的三种电源如表1所列。本设计中所需的四种电压都是从外部输入的5 V电源转换而成的，转换芯片选用TI公司的TPS54350器件。

    由于电源层无法单独消除线路噪音，所以通常需要借助旁路电容来进行滤波。一般情况下，将1～10μF电容放置在电路板的电源输入端可滤除板外产生的低频信号；而将0.01～0.1μF电容放置在电路板的每个有源器件的电源引脚和接地引脚上，则可滤除电路板上有源器件产生的高频率的噪声谐波。但是，任何一种电容的滤波频率范围都是有限的，所以通常采用大小电容并联的方式来扩展其有效的滤波频率范围。

    1.5 复位模块

    ADSP TS201S的复位信号较ADSP TS101S更简单，它可以采用较简单的上电复位方式，即要求电源正常后保持RST_IN为低2 ms以上，并在RST_IN有效之前使SCLK运行2 ms。上电复位相对于正常复位来说要复杂一些。在FPGA中实现TS201的复位和时序控制，可使TS201正常工作。图2为TS201上电复位稳定后的仿真波形。图中，sclk为8 MHz时钟(由TS201的SCLK时钟分频得到)，rst为正常复位信号，power为上电复位信号，enable为复位后系统稳定的输出信号，reset为TS200的复位输出信号。

    2 调试结果

    图3为调试过程中通过逻辑分析仪采集到的TS201向FPGA内部双口RAM写数据时的波形图，采用双口RAM是由于雷达信号总是以帧的方式进行处理，在处理第一帧的数据时，输出前一帧的数据，这样的数据访问方式可避免发生冲突。为了能够正确的读写双口RAM，这里的DSP访问双口RAM采用的是慢速协议，即当内部RAM的片选信号和TS201的写信号都为低时，将TS201内部的数据正确的写入到FPGA的内部双口RAM里。由于测试针的数目有限，所以，图中只显示了TS201的低8位地址线和低9位数据线，而RAM则只显示了低8位的数据线。

    3 结束语

    本文介绍了基于TS201的高速信号处理系统的硬件设计以及实现方法，着重考虑了系统的高速、实时和通用性，同时充分发挥了GA3816处理器的优势。由于结合了DSP和FPGA的强大可编程和处理能力，因此，该信号处理系统能够广泛的应用于语音及图像处理、通信、雷达、导航、电子对抗等信号处理领域。

    1 频率合成技术原理

    频率合成的方法很多，最常用的频率合成技术有3种：直接频率合成、直接数字频率合成、锁相频率合成。

    直接频率合成法是直接通过倍频器、分频器、混频器对基准频率进行加、减、乘、除等运算，以得到各种所需频率。其优点是频率转换速度快，并能产生任意小的频率增量。但他也存在一些不可克服的缺点，要求基准信号的功率较大，由于大量的倍频、混频、滤波等电路，合成器的设备十分复杂，而且输出端的谐波、噪声及寄生频率难以抑制。

    直接数字频率合成随着超高速数字电路的发展而兴起，主要是通过微处理器求解数学递推方程或者直接查正弦表得来，其输出波形是部分合成。其优点主要是分辨率高、控制灵活、容易做到比较低的频率，但是由于受器件的时钟频率控制，输出频率上限不能太高，而且总的输出噪声电平可能比较高。

    锁相频率合成技术是基于锁相环的同步原理，利用锁相环路的窄带跟踪特性得到不同的频率。锁相频率合成又有直接锁相和数字锁相2种。倍频器实际上就是直接锁相的一种，而数字锁相是在锁相环路中插入一个分频比可变的分频器，通过CPU控制可获得不同的频点。如图1所示是一个典型的直接式锁相环频率合成器的原理图。他由参考振荡源、参考分频器、锁相环3部分组成。

    其中的锁相环与普通锁相环不同的是，他在VCO的输出端和鉴频器的输入端之间的反馈回路中加入了一个可变分频器。如图1所示，高稳定度的参考振荡源信号经R次分频后，得到频率为fR的参考脉冲信号。同时压控振荡器的输出经N次分频后得到频率为fN的脉冲信号，2个脉冲信号在鉴相器进行相位比较。当环路处于锁定状态时，则有输出信号：fo=N·fN=N·fR。

    2 SystemView软件介绍

    SystemView软件是美国ELANIX公司开发的用于视图化系统模型的设计、仿真、分析和评估的开发工具软件，采用了Windows环境下的图形化编程方式，具有友好、功能强大的调试环境，是真正信号级系统设计仿真的有力工具。

    在SystemView环境下的操作比较简明，根据系统设计要求利用SystemView本身提供的各种函数图符建立仿真模型，并对其进行参数设置，在设定系统运行时间等参数后就可进行仿真分析。

    3 数字频率合成器的设计与仿真

    基于以上对数字频率合成器的分析，在SystemView设计环境下，建立了典型的数字频率合成器的模型，如图2所示。在此模型中，锁相环的VCO用FM图符(图符2)代替，其载波频率设置为195Hz，增益为20Hz／V，环路低通滤波器使用了一个8极点的贝塞尔低通滤波器，带通为5Hz，分频器使用通信图符中的N倍分频器，根据锁相环的输出特性，若分频比N=20，则锁相环的输出频率fo应该锁定在fo=N·fR=20·fR频率上。

    假设输人参考振荡器1kHz，进行100分频后作为基准频率进入到数字频率合成器中，也即基准频率为fR=10Hz，在系统时间参数设定为1000Hz，采样点数为16384点情况下，对构建的系统进行仿真，当N=20时，由图3输出信号的频谱图可以看出，在频率为200Hz处出现了较高的频谱能量峰值，这说明输出信号的频率被锁定在200Hz。当把N改为18时，输出信号的频谱在频率为180Hz附近处出现了能量高峰值，如图4所示，同理说明此时输出信号的频率处于锁定状态。

    由以上仿真分析可以看出，改变N的值，输出信号的频率将变为基准频率10Hz的整数倍。但事实上由于锁相环的锁定范围限制(与滤波器带宽和VCO的载波最大变化范围有关)，只能输出VCO载波频率附近的几个整数倍的频率。当N=23时，输出信号频谱如图5所示，图中频谱能量高峰值并不像以上图示那么清晰，而是存在能量高峰区，由此说明输出信号频率比较平均地分布在180～240Hz频带内，此时的锁相环处于失锁状态，频率合成器也失去了作用。因此，在进行分频比设置时，N值不能设置太高。在实际应用中，特别在超高频工作情况下，为获得较大范围的频率选择(较多的频率数)和较小的步进频率，多采用吞食脉冲式锁相环频率合成器。

    4 结语

    通过运用SystemView仿真软件，构建了典型的数字频率合成器，仿真分析结果表明在滤波器带宽和VCO的载波最大变化范围内，可产生多个频率稳定的输出信号，目前在各种无线电台中使用的频率合成器普遍采用可变数字式锁相环频率合成器。