EDN首页   博客首页

1

关于投票
verilog学习网站
http://www.asic-world.com/verilog/
系统分类: CPLD/FPGA
用户分类: 学习笔记
标签: verilog hdl
来源: 无分类
发表评论 阅读全文(2013) | 回复(0)

2

关于投票
#0延迟
     内部赋值延时是0 (#0) 和无内部赋值延时并不一样,它和没有延时的非阻塞性赋值也不一样,#0 表示在当前所有挂起的事件赋值完成后但在非阻塞性赋值进行前执行的事件,无内部赋值延时的非阻塞性赋值和内部赋值延时是#0 的延时一样. 
系统分类: CPLD/FPGA
用户分类: 学习笔记
标签: verilog hdl
来源: 无分类
发表评论 阅读全文(887) | 回复(0)

1

关于投票
$strobe$monitor$display

$strobe:
当该时刻的所有事件处理完后,在这个时间步的结尾打印一行格式化的文本,
语法
$strobe( Argument,...);
$fstrobe( Mcd, Argument,...);
Mcd = Expression {整数值}
规则
• 这些系统任务的变量的语法和它们所写的文本和几乎和$display 任务一样
• 当$strobe 被调用的时刻所有活动都完成了,$strobe 才打印文本,这包括所有阻塞性和非阻塞性赋值的作用

提示
在写仿真结果时请尽量使用$strobe 少用$display 或$write 这保证了选通的线网和寄存器被写入稳定
的值
举例
initial
begin
a = 0;
$display(a);          // displays 0
$strobe(a);           // displays 1 ...
a = 1;                   // ... 因为这条语句
end

$monitor

当一个或多个指定的线网或寄存器列表改变值的时候,写出一行文本.这个命令用于在测试设备中监控仿真行为.

语法
$monitor( Argument,...);
$fmonitor( Mcd, Argument,...);
$monitoron;                             {打开监控标志}
$monitoroff;                            {关闭监控标志}

Mcd = Expression                         {整数值}

规则
• 这些系统任务的变量的语法和它们所写的文本和几乎和$display 任务一样.
• 只有一个$monitor 进程,但同时可以运行任意数量的$fmonitor 进程.
• 第二次或者再次调用$monitor 会取消任何现有的$monitor 进程,而且用新的$monitor 进程代替.
• $monitoroff 禁能监控,$monitoron 重新使能监控.基于当前的$monitor 进程而不管值是否发生改  变,$monitoron 立即产生监控显示.
• 没有$fmonitor 相当于$monitoron 和$monitoroff
• 系统函数$time ,$stime 和$realtime 不从$monitor 等或$fmonitor 等触发显示.

$display 和$write
写格式化的文本到标准输出或仿真器的log 或者一个文件
语法
$display( Argument,...);
$fdisplay( Mcd, Argument,...);
$write( Argument,...);
$fwrite( Mcd, Argument,...);
Mcd = Expression {整数值}
规则
• $display 和$write 的唯一区别是$display 在文本的结束写一个换行字符而$write 不写.
• 变量可以是字符串或表达式或者空白[两个相邻的逗号]
• 写出的字符串可能包含格式说明符,如果是,每个字符串的后面必须紧跟足够的表达式为字符串的所有    格式表达式提供值(%m)除外

• 字符串可以包含以下的转义字符
\n 换行
\t 制表符
\” 双引号
\\ 反斜杠
\nnn 八进制字符的ASCII 值
.未知和高阻值被如下写出.注意八进制和十六进制数一个数字分别表示3 位或4 位.对于十进制
数未知和高阻值用一个数字表示.
. 小写的x 或z 表示这个数字代表的所有位都未知.
. 大写的X 或Z 表示这个数字代表的某些位,不是所有位,未知
• 如果一个变量列表包含两个相邻的逗号,这里将写入一个空格.

格式说明符
• 字符串允许有下面的格式说明符
%b %B              二进制
%o %O              八进制
$d $D              十进制
%h %H              十六进制
%e %E %f %F %g %G  实数
%c %C               字符
%s %S               字符串
%v %V                二进制和强度
%t %T                时间
%m %M                层次实例

• %v 打印的强度如下,电源- Su ,强- St ,拉- Pu ,大- La, 弱- We ,中等- Me ,小- Sm ,高- Hi
  %v 也打印值H 和L (这些用%b 打印时是X)
• 最小的区域宽度值在%字符后面(例如%10d), 对于十进制数,前面的零用空格代替,但对于 其他基数前面  的零也要打印出来.最小的区域宽度是0 表示区域已经足够大可以显示值.
• 实数的说明符格式(%e %f 和%g)和C 编程语言的格式完全兼容,例如%10.3g 指出最小的区域宽度是10 ,   小数点后面有3 位.
• 不用格式说明符书写的表达式用十进制格式书,写但一些额外的任务有不同的默认格式,例如:
$displayb ,$fwriteo 和$displayh 在不用格式说明符时分别将数字表达式写成二进制八进制和十六进制值.
举例

$display("Illegal opcode %h in %m at %t",
          Opcode, $realtime);
$writeh("Register values (hex.): ",
          reg1,, reg2,, reg3,, reg4,"\n");

系统分类: CPLD/FPGA
用户分类: 学习笔记
标签: verilog hdl
来源: 无分类
发表评论 阅读全文(934) | 回复(0)

2

关于投票
流水线(转)
流水线设计就是将组合逻辑系统地分割,并在各个部分(分级)之间插入寄存器,并暂存中间数据的方法。目的是提高数据吞吐率(提高处理速度)。流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度,从而可以提高时钟频率。例如:一个2级组合逻辑,假定每级延迟相同为Tpd, [upload]/bbs/BBSUploadfile/2005-11-5-19-52-30.jpg[/upload] 1.无流水线的总延迟就是2Tpd,可以在一个时钟周期完成,但是时钟周期受限制在2Tpd; 2.流水线:每一级加入寄存器(延迟为Tco)后,单级的延迟为Tpd+Tco,每级消耗一个时钟周期,流水线需要2个时钟周期来获得第一个计算结果,称为首次延迟,它要2*(Tpd+Tco),但是执行重复操作时,只要一个时钟周期来获得最后的计算结果,称为吞吐延迟(Tpd+Tco); 可见只要Tco小于Tpd,流水线就可以提高速度。 推论:增加流水线长度可以节省更多延迟, 流水线越长,首次延迟越大,如果流水线反复启动,则会损失速度。 实现流水线的代价:1.消耗寄存器-就是消耗硅片面积(想想20级流水线的某著名CPU吧) 2.流水线长则消耗更多时钟周期。(如果流水线反复启动,则会损失速度,想想某CPU著名的高频率低效能吧)
系统分类: CPLD/FPGA
用户分类: 学习笔记
标签: HDL
来源: 无分类
发表评论 阅读全文(768) | 回复(0)
总共 , 当前 /